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路徑計值記憶單元 PMMU(Path Metric Memory Unit)

在文檔中 碩 士 論 文 中 華 大 學 (頁 72-81)

4.7.1.2 相加、比較、選擇單元 ACSU(Add Compare Select Unit)/

表 4.10 CME I/O 腳位

Pin Name Number of bit I/O Statement

CME_clk 1 input clock pin

Br1 9 input data input

Br2 9 input data input

Br3 9 input data input

Br4 9 input data input

Pa1 9 input data input

Pa2 9 input data input

Pa3 9 input data input

Pa4 9 input data input

Decision 2 output data output CME_out 9 output data output

圖 4.23 CME 電路波形驗證圖

CME_0

CME_7 CME_1

CME_2 Pa /288

Br /288

Acsu_en Acsu_clk

Pa 001/9

Pa 010/9 Pa 000/9

Pa 111/9

Decision 000/2

Decision 001/2

Decision 010/2

Decision 111/2

rady

1017LEs

圖 4.24 ACSU 電路架構

表 4.11 ACSU I/O 腳位

Pin Name Number of bit I/O Statement

Acsu_clk 1 input clock pin

Acsu_en 1 input enable pin

Br 288 input data input

Pa 288 input data input

Pa 000 9 output data output Pa 001 9 output data output Pa 010 9 output data output Pa 011 9 output data output Pa 100 9 output data output Pa 101 9 output data output Pa 110 9 output data output Pa 111 9 output data output Decision 000 2 output data output Decision 001 2 output data output Decision 010 2 output data output Decision 011 2 output data output Decision 100 2 output data output Decision 101 2 output data output Decision 110 2 output data output Decision 111 2 output data output

rady 1 output enable pin

基於硬體實現的可行性,ACSU 累加電路、PMMU 儲存更新電路是無法以 無限位元來做累加更新電路,因此在計算路徑計值,若以有限位元來表示,則當 在發生溢位時,將無法正確的儲存路徑計值,會使 ACSU 電路在路徑選擇時發 生錯誤, 實現硬體電路,首要其衝就是適時地減去路徑計值,且不影響系統效 能。

在第 3.4.2 章節中,已針對理想的 PMMU 位元數進行模擬,其結果為 9 個位 元數時,可達到系統效能。當由 ACSU 電路輸出的計值經 PMMU 電路偵測,若 輸入的路徑計值大於 512 時,即將全部的路徑計值減去 512。

因此採取 9 位元來實現電路,若 PMMU 電路偵測到,來至 ACSU 電路中的 8 個 CME 子電路,當每一個 CME 輸出路徑計值的第 9 位全部為’1’時,則會將 第 9 位全部更新為’0’儲存後,再給下一時間繼續計算路徑累加,亦即是完成了 適時減裁路徑計值的電路,其 PMMU 電路實現架構如圖 4.25 及電路波形驗證圖 4.26 所示。

Pmmu000_in /9

Pmmu_clk Pmmu_enable

Pmmu000_out /9 Detector0_ 1'

Mux_

Update_left-msbit _To 0 Pmmu001_in /9

Detector1_ 1'

Detector2_ 1'

Detector7_ 1' Pmmu010_in /9

Pmmu111_in /9

Pmmu001_out /9

Pmmu010_out /9

Pmmu111_out /9

8Dectector 8

8

74Les

圖 4.25 PMMU 電路架構

表 4.12 PMMU I/O 腳位

Pin Name Number of bit I/O Statement

Pmmu_clk 1 input clock pin

Pmmu_enable 1 input enable pin Pmmu000_in 9 input data input Pmmu001_in 9 input data input Pmmu010_in 9 input data input Pmmu011_in 9 input data input Pmmu100_in 9 input data input Pmmu101_in 9 input data input Pmmu110_in 9 input data input Pmmu111_in 9 input data input Pmmu000_out 9 output data output Pmmu001_ out 9 output data output

Pmmu010_ out 9 output data output Pmmu011_ out 9 output data output Pmmu100_ out 9 output data output Pmmu101_ out 9 output data output Pmmu110_ out 9 output data output Pmmu111_ out 9 output data output

圖 4.26 PMMU 電路波形驗證

4.7.1.3 存活路徑記憶單元 SMU ( Survivor Memory Unit )

SMU 電路是儲存來至 ACSU 電路所決定的最佳存活路徑和解碼;在解碼方 面可分為兩種架構,Register Exchange(RE)及 Trace Back(TB),本論文採用第二 種架構,3-pointer even algorithm 的追溯(Trace Back)方法,如圖 4.27 為其方法架 構示意圖,其優點是讀取與寫入資料只需同一個時脈,且控制電路比其它架構簡 單但卻需要較多的追溯單元(smu bank)電路。

wr dc idel tb idel tb

wr dc idel tb idel

tb

wr dc idel tb idel tb

idel tb wr dc idel tb

tb idel tb wr dc idel

idel tb idel tb wr dc

dc idel tb idel tb wr

TIME 0

T/2

T

3T/2

2T

5T/2

3T BANK 0 BANK 1 BANK 2 BANK 3 BANK 4 BANK 5

24 24 24 24 24 24

因此利用 3-pointer even algorithm 的追溯(Trace Back)方法來實現 SMU 電 路,需要 6 個追溯單元、1 各控制電路、1 個多工器、2 個堆疊電路及 2 個上下 計數器,其電路架構如下頁圖 4.29 所示。

SMU 電路中的每個追溯單元由控制電路所掌控,在不同時間會分別執行寫 入( wr )、追溯( tb )、解碼( dc )及等待( id )四種功能,在儲存時寫入來至 ACSU 電路輸出的決策位元值,追溯則依據存入的決策位元來追溯前一個狀態和解碼動 作,由一個暫存器和一多工器組成,由上一 的控制電路控制其運作,如圖 4.28 所示為一個追溯單元電路架構。在儲存部份則是儲存 2m狀態上之最佳路徑之消 息位元數(information bits),其複雜度受決策位元長度所影響,其柵狀圖長度是無 限的,而在硬體實現上是不可能無限制的儲存,因此須加以截斷柵狀長度,而不 影響系統效能,來實現硬體。因此在第 3.4.3 節中,根據 Forney 提出的研究結果 指出,截斷長度(truncated length)

L 5.8 m

,截斷長度 L 在此範圍以上,所產生 的錯誤率是可以忽略。

Ram

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