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極低蕭基位障與接觸電阻技術之研究(I)

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行政院國家科學委員會專題研究計畫 成果報告

極低蕭基位障與接觸電阻技術之研究(I)

研究成果報告(精簡版)

計 畫 類 別 : 個別型 計 畫 編 號 : NSC 99-2221-E-009-173- 執 行 期 間 : 99 年 08 月 01 日至 100 年 07 月 31 日 執 行 單 位 : 國立交通大學電子工程學系及電子研究所 計 畫 主 持 人 : 崔秉鉞 計畫參與人員: 碩士班研究生-兼任助理人員:高銘鴻 碩士班研究生-兼任助理人員:曾炫姿 碩士班研究生-兼任助理人員:翁茂元 博士班研究生-兼任助理人員:王培宇 博士班研究生-兼任助理人員:鄭嶸健 博士班研究生-兼任助理人員:翁瑄美 博士班研究生-兼任助理人員:李振銘 博士班研究生-兼任助理人員:吳育昇 報 告 附 件 : 出席國際會議研究心得報告及發表論文 處 理 方 式 : 本計畫可公開查詢

中 華 民 國 100 年 10 月 28 日

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1 中文摘要 隨金氧半場效電晶體的尺寸不斷微縮,金 屬與源極/汲極的接觸面積也持續縮小,接觸電 阻在整體電晶體的寄生電阻中所佔的比例將會 持續上升。欲降低接觸電阻係數,必須提高接 面載子濃度以及降低蕭基位障接面高度。然載 子濃度受限於製程溫度及元素在基板中的固態 溶解度,除非更換基板材料,不容易再提高, 降低蕭基位障高度便成為當務之急。 本計畫為原規劃三年期計畫的第一年,已 經完成蕭基位障高度低於0.3 eV、接觸電阻係 數接近1x10-9 -cm2的參數擷取技術的測試結 構設計、模擬分析、擷取程序。也發展出利用 超薄介電層改善n 型鍺表面費米能階限定的問 題,將蕭基位障高度降低到0.238 eV。已投稿 一篇論文至國際研討會,其餘成果將陸續發表 於國際研討會論文及SCI 期刊。 關鍵詞:接觸電阻、接觸電阻係數、蕭基位障、 蕭基位障高度 Abstract

With the fast scaling-down of CMOSFETs, the metal to source/drain contact area becomes small and small. Therefore, the contact resistance becomes the dominant factor of the total parasitic resistance. To reduce the contact resistance, the only two methods are to increase the carrier concentration at the contact interface and to reduce the Schottky barrier height of the metal/Si contact. However, the carrier concentration is limited by the thermal budget and the solid-state solubility, and is hard to increase except we change the substrate material. Therefore, the reduction of Schottky barrier height becomes urgent.

This year is the 1st year of the 3-year project. We have developed the extraction procedures and test structures design for Schottky barrier height lower than 0.3eV and specific contact resistivity as low as 1x10-9 -cm2. A methd using ultra-thin

interfacial dielectric to solve the Fermi level pinning effect at the metal/n-Ge contact is alos developed. The Schottky barrier height is reduced to 0.265eV. A paper has been submitted to international conference. The remaining results will be submitted to international conferences and SCI journals in the near futher.

Keywords: contact resistance, specific contact

resistivity, Schottky barrier, Schottky barrier height 一、前言 為提升積體電路之元件密度及性能,金氧 半場效電晶體(MOSFET)的尺寸不斷微縮,金 屬與源極/汲極的接觸面積也持續縮小。金屬/ 半導體接面因為功函數差異以及界面能態,會 形 成 一 能 量 障 礙 , 稱 為 蕭 基 位 障(Schottky barrier),使得載子通過的時候,有一界面電阻, 此電阻稱為接觸電阻(contact resistance),單位 面 積 的 接 觸 電 阻 稱 為 接 觸 電 阻 係 數(contact resistivity)或是特徵接觸電阻(specific contact resistance)。在相同的接觸電阻係數下,接觸面 積愈小,接觸電阻自然愈大。根據國際半導體 技術藍圖(ITRS)的預測,接觸電阻在整體電晶 體的寄生電阻中所佔的比例將會持續上升,若 不改善,接觸電阻終將抵銷電晶體微縮所獲得 的性能提升。解決之道,唯有降低接觸電阻係 數。圖1 是 2010 年 ITRS 所訂定的接觸電阻係 數的需求 [1]。 根據基本的半導體元件物理,金屬/半導體 接 面 的 接 觸 電 阻 係 數(c) 可 以 表 示 為 :                  D b Si c N m     * 2 exp ,其中b為位障高度,ND為半導體的摻雜濃度 [2]。降低蕭基位障高度和提高摻雜濃度對於降 低接觸電阻有類似的效果。根據圖2 的理論計 算結果,如果載子濃度1020 cm-3,欲降低接觸 電阻至3x10-8 -cm2以下,蕭基位障高度必須 小於0.4eV,這遠低於單純 NiSi 對矽基板的蕭 基位障高度 [3]。 研究接觸電阻的另一個問題是低蕭基位障 和低接觸電阻係數的測量技術。低蕭基位障使 得在室溫下的熱游離發射(Thermionic Emission, TE)電流極大,蕭基接面元件的寄生阻抗大於 接 面阻抗,將很難從傳統的 I-V 或是 C-V 方 法決定正確的蕭基位障高度,因此必需進行低 溫測量。溫度愈低,場發射(Field Emission, FE) 逐漸不可忽略,因此必需以完整的包含 TE 和 FE 的熱場發射(Thermionic Field Emission, TFE) 傳導機制,才能決定正確的蕭基位障高度[4]。 圖 3 是我們近期的研究結果,單純的 NiSi/Si 蕭基位障接面的I-V 特性可以用 TFE 模型再加

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上 鏡 像 電 荷 位 障 降 低(Image Force Barrier Lowering, IFBL)解釋,但是因為蕭基位障較 高,TFE 模型可以得到不錯的結果,如果採用 一些降低蕭基位障高度的製程技術,造成接面 附近的晶體缺陷增加,缺陷所造成的激發/復合 (generation/ recombination)現象,以及透過缺陷 的穿隧電流,可能也需要納入考慮。如何準確 決定高缺陷密度的 0.5eV 以下的蕭基位障高 度,仍是亟待研究的課題。 低接觸電阻係數的擷取更為困難。十字橋 接 凱 爾 文 電 阻(Cross-Bridge Kelvin Resistor, CBKR)是目前最被廣泛使用,也是誤差最小的 測試結構,但是因為製程因素,仍然會有寄生 效應,使得測量到的接觸電阻會比真正的接觸 電阻高。標準L 型 CBKR 結構以及理論推導的 誤 差 如 圖 4 所 示 [5] 。 假 設 lx=100nm, ly=100nm,=50nm,Rs=100 /□,寄生接觸 電阻係數約為 8x10-8 -cm2 ,嚴重影響低接觸 電阻係數的測量。D 型 CBKR 的寄生接觸電阻 雖然較低,但也相去不遠[6]。 根據上述說明,極低蕭基位障高度以及接 觸電阻係數的測量技術尚無良好對策,無法準 確知道不同材料與製程的接觸電阻,這對於技 術研發造成嚴重困擾。 二、 研究目的與文獻探討 近幾年,已經有一些文獻探討降低蕭基位 障高度的理論與實務,一類是提高介面摻雜濃 度,使得電流傳導機制從 TE 轉變為 FE 或是 TFE,或是藉由介面的電偶極(dipole)影響等效 蕭基位障[7-16]。此類作法得到的是等效蕭基位 障高度降低,而非真實的蕭基位障降低。另一 類作法是摻雜低蕭基位障的金屬,形成低蕭基 位障介面層[17-19]。 近年有文獻認為當接觸面積減小,接觸電 阻變大,寄生效應可以忽略[20],但是我們重 新以三維數值模擬分析 100nm 以下的 CBKR 結構,確認先前所發現的現象,在 50nm 依然 存在,且無減緩趨勢。近年還有一些文獻報導 達到極低的接觸電阻係數,甚至低於 1x10-8 -cm2 [20],但是檢視其測試結構,所測量到 的電阻值是末端電阻(end resistance),常低於真 正的接觸電阻。 本計畫將針對上述問題,開發低蕭基位 障、低接觸電阻係數的製程技術,並發展電性 測量分析的技術。 三、研究方法 A. 極低蕭基位障擷取技術 一般蕭基位障高度是從順向偏壓的 I-V 特 性擷取,前提是電流傳導是由 TE 機制主導。 當 位 障 高 度 低 於 0.5eV 之 後 , 溫 度 在 300K-200K 之間的順向偏壓電流雖然仍以 TE 為主,但是因為蕭基位障阻抗已經很小,極易 受串聯電阻影響,不易從單純的順向偏壓 I-V 特性擷取正確的位障高度。本計畫擬先採取E. Dubois 及 G. Larrieu 於 2004 年發表的方法[4], 以兩個蕭基位障接面背對背串聯,測量不同溫 度及偏壓下的電流,以TFE 模型加上 IFBL 效 應來擷取蕭基位障高度及摻雜濃度。蕭基位障 高度擷取程序建立之後,將以TCAD 模擬各種 位障高度以及基板濃度的蕭基接面的 I-V 特 性,將模擬特性輸入擷取程序,比對得到的參 數是否與預設參數一致,來驗證擷取程序是否 正確。 B. 極低接觸電阻係數擷取技術 根據以發表的文獻資料,接觸電阻的擷取準 確度,和測試結構設計息息相關。本年將先以 三維數值模擬完成CBKR 結構完整評估,確認 其測量極限以及製程敏感度。 在新式測試結構方面,初步構想是利用傳輸 線模型(Transmission Line Model, TLM)擷取前 端電阻(Front resistance, Rf)。前端電阻的定義如 圖5 所示,是實際元件會感受到的電阻,包括 接觸電阻和接觸面下方的擴散區電阻。由傳輸 線理論可以推導出前端電阻和接觸電阻的關係 [21]:          C S C C C S f R L W R R   tanh 1 其中 RS是擴散區的片電阻、C是接觸電阻係 數、WC是接觸區寬度、LC是接觸區長度。tanh(x) 函數的 x 很大時,函數值逼近 1,因此當 S C C R L  3  ,第二項逼近1,故我們可以設計 一系列 LC相同但 WC不同的 Rf測試結構,從

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3 Rf對1/WC圖的斜率得到 RSC ,再從RS測 試結構得到RS,即可決定C。本年度將以三維 數值模擬,分析此前端電阻法的誤差因素以及 製程敏感度,決定適當的測試結構。 C. 金屬/鍺極低蕭基位障高度技術 金屬和 n 型鍺的蕭基位障高度受費米能階 鎖定影響極為嚴重,各種金屬接觸的蕭基位障 高度幾乎都被限定在鍺的價帶附近,也就是說 蕭基位障高度約 0.5~0.6 eV。本年度計畫將嘗 試緩解費米能階鎖定現象,將蕭基位障高度降 低至0.4eV 以下。 雖有文獻報導利用約1 nm 的氧化鋁介面層 可以將蕭基位障高度降低到0.1 eV [22],但是 機制尚不明確,一說是減少金屬誘發能隙間能 態(Metal-Induced Gap State, MIGS),一說是氧 化鋁極性分子的電耦極作用。無論如何,因為 氧化鋁層的穿隧阻抗,接觸電阻未必能夠降 低。本計畫擬採用 ALD 沈積低能隙的 Al2O3 以及TiO2,期望在降低蕭基位障高度的同時, 也可以降低接觸電阻。 四、結果與討論 A. 極低蕭基位障擷取技術 我們考慮完整的 TFE 模型、IFBL 模型、 能隙溫度模型、串聯電阻模型,調整接觸面濃 度以及蕭基位障高度,使理論計算之電流-電壓 特性和實驗值吻合,即可得出正確的接面濃度 和蕭基位障高度。為驗證此擷取程序是否正 確,我們以 TCAD 模擬蕭基位障高度僅 0.3eV 的接面電流-電壓特性,參數設定如下:基板為 磷摻雜,濃度 5x1016 cm-3;金屬功函數 4.35 eV。物理模型則考慮了載子遷移率之溫度與濃 度模型、等效本質濃度的溫度模型、熱場發射 模型、鏡像電荷模型。要注意的是TCAD 為了 簡化計算,內建的IFBL 模型只是近似表示法, 不是正式的物理模型。 圖 6 顯示 TCAD 模擬的電壓-電流特性, 溫度從200K 到 300K。圖上方的表格是用本計 畫提出的擷取程序擷取的表面濃度和蕭基位障 高度。蕭基位障高度誤差小於5 meV,濃度誤 差在高溫時稍微大一點,主因是高溫時,基板 串聯電阻遠大於蕭基接面阻抗,故誤差變大。 此模擬結果證實本計畫發展的擷取程序正確, 且至少可以應用在0.3eV 的蕭基位障高度。 B. 極低接觸電阻係數擷取技術 圖7 是標準的 D 型 CBKR 結構,擴散區寬 度等於接觸窗寬度。擴散區濃度分佈設定是As 摻雜,接面深度100nm,表面濃度 1x1020 cm-3, p 型基板濃度 1x1015 cm-3。以三維數值模擬計 算自動對準結構(=0)的電流分佈如圖 8 所示, 因為電流通過接觸面之後,仍可能在擴散區先 分散,即使完全對準,還是會有寄生阻抗。圖 9 顯示=0 的情況下,不同接觸窗大小的測量 誤差,即使接觸窗微縮到50nm x 50nm,當C 小於1x10-8 -cm2 ,誤差會超過20%。 圖 10 顯示新的前端電阻法的製程與結 構,利用淺溝槽隔離技術,可以輕易達成自動 對準結構。圖 11 是以三維數值模擬的測量誤 差,擴散區濃度設定和 CBKR 結構相同。當 Lc=2um,C 愈小,誤差愈小,當C <1x10-8 -cm2,誤差<3%!此結果證實先的前端電阻 法有效,且特別適合於極低接觸阻抗,甚至可 應用在金屬/金屬接觸。 C. 金屬/鍺極低蕭基位障高度技術 本年度著重於以介面層緩解 n 型 Ge 表面 的費米能階限定問題。我們嘗試了 Al2O3 和 TiO2兩種介電質,兩者皆以ALD 在 250C 沈

積。Al2O3以TMA+H2O 為前驅物,TiO2則以

TDMAT+H2O 為前驅物。Al2O3試片以熱蒸鍍 Al 為上電極,因為熱蒸鍍的 Al 會和 TiO2形成 Al2O3介面層,故TiO2試片先以ALD 沈積 5nm TiN,再以熱蒸鍍方式沈積 Al。Al2O3未經退火 處理,TiO2則經過600C 退火處理。 介電層的厚度從1nm 到 7nm,圖 12 及13 分別是 1nm Al2O3和7nm TiO2的試片的 電流-電壓特性,這分別是兩種試片中最佳結 果。Al2O3 厚度愈薄愈好,增加厚度會增加載 子穿隧阻抗。TiO2則需要較厚的厚度,才能有 效緩解費米能階限定問題,此現象與文獻報導 吻合[23]。Al2O3試片的電流在正負偏壓下不對 稱,TiO2 試片則相當對稱,原因是在負偏壓 時,電子從金屬電極注入 Ge,Al2O3 試片是

Al/Al2O3結構,TiO2試片是TiN/TiO2結構,載

子穿隧看到的位障高度不同。Al/Al2O3 的位障

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4 子從 Ge 基板穿隧,兩種試片的電流大小差異 不大。 由於A 部分的蕭基位障高度擷取程序 尚未納入介面層模型,故我們利用以下公式, 以正偏壓 0.1V 時電流-溫度關係,擷取蕭基位 障高度,請見圖 12 和 13 中的插圖。Al2O3試 片的蕭基位障高度為 0.268eV,TiO2試片的蕭 基位障高度為 0.238eV,都可以有效解除費米 能階限定問題。TiO2試片有較對稱的特性,固 為較佳選擇。 五、成果自評 本年度的計畫進度進行順利,已經完成蕭 基位障高度低於 0.3 eV、接觸電阻係數接近 1x10-9 -cm2 的參數擷取技術的測試結構設 計、模擬分析、擷取程序。也發展出利用超薄 介電層改善n 型鍺表面費米能階限定的問題, 將蕭基位障高度降低到0.238 eV。 本年度已經完成第一批 GAA 複晶矽奈米 線電晶體製作,通道長度僅 15nm 的全包覆式 薄膜電晶體,通道厚度只有 8-9nm。短通道效 應已經被有效控制,但是因為源極/汲極製程尚 未最佳化,導通電流還有改善空間。上述成果 已投稿一篇論文至國際研討會,其餘成果將陸 續發表於國際研討會論文及SCI 期刊。 本計畫原規劃為三年期計畫,雖未獲預 核,但仍依規劃進度執行,不料100 年度續提 計畫,且列為第一順位,竟然未獲通過。且因 為通過了原列為第二順位的計畫,至今無法得 知第一順位計畫的評審意見。執行30%的計畫 被迫中斷,非常遺憾。 六、參考文獻

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圖1. 2010 ITRS 對未來 15 年的接觸電阻係數規格 所做的預測 [1]。

圖圖 2. 理論計算的接觸電阻係數和摻雜濃度及蕭 基位障高度的關係[4]。

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6 圖3. 單純NiSi/n-Si 蕭基位障接面在不同溫度 下的逆向偏壓電流測量值和TFE+IFBL 模型計 算值的比較。

            x y x S x y C K W W W R l l R 2 1 3 4 2

圖4.標準 L 型 Cross Bridge Kelvin Resistor (CBKR)平面示意圖,以及理論推導的寄生效應 [24]。 圖5. 前端電阻的定義以及和接觸電阻、末端電 阻的關係。[29]。 圖6. 包含完整電流傳導機制之極低蕭基位障 高度擷取程序可以正確擷取0.3eV 的蕭基位 障。 圖7. 標準的 D-型 CBKR 結構示意圖。

Current spreading

Current spreading

圖8. 完全對準的 CBKR 結構的三維電流分佈。

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7 10-9 10-8 10-7 10-6 10-5 1.0 1.1 1.2 1.3 1.4 1.5 1.6ce /cc(-cm2) Ac=1 m x 1 m Ac=0.5 m x 0.5 m Ac=0.1 m x 0.1 m Ac=50 nm x 50 nm =0 圖 9. 完全對準的 CBKR 結構,在不同接觸窗 大小下的測量值和實際值的比例。 圖10. 完全對準前端電阻測試結構的製作流程 以及結構示意圖。(a)STI 隔離並形成 n+擴散區 後,覆蓋介電層。(b)接觸窗微影蝕刻,Lc 由光 罩決定,Wc 由擴散區寬度決定,接著在暴露 出來的擴散區形成自動對準金屬矽化物。(c)覆 蓋介電層,定義金屬/金屬矽化物接觸窗製,完 成金屬化製程。 1x10-8 4x10-8 6x10-8 9x10-8 1.0 1.1 1.2 1.3 Lc=1 m Lc=1.5 m Lc=2 m  ce /cc(-cm2) 圖11. 完全對準前端電阻測試結構的測量值和 設定值的比例。 圖 12. Al/Al2O3(1nm)/Ge 結構在不同溫度的電 流-電壓特性。 圖 13. Al/TiO2(7 nm)/Ge 結構在不同溫度的電 流-電壓特性。

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國科會補助專題研究計畫項下出席國際學術會議心得報告

日期: 100 年 10 月 24 日

一、參加會議經過

學生吳育昇此次赴日參加 2011 Silicon Nanoelectronics Workshop (SNW) & 2011

Symposium on VLSI Technology (VLSI),主要希望能夠瞭解到目前固態電子領域的發展

與未來趨勢,以助於往後的研究方向定位與設定,研討會行程如下表格所示:

行程日期

行程安排

2011/06/11

搭機赴日

2011/06/12~2011/06/13

參加 2011 Silicon Nanoelectronics Workshop

2011/06/14~2009/06/16

參加 2011 Symposium on VLSI Technology (VLSI)

2011/06/17

搭機返國

計畫編號

NSC 99-2221-E-009-173

計畫名稱

極低蕭基位障與接觸電阻技術之研究(I)

出國人員

姓名

吳育昇

服務機構

及職稱

國立交通大學電子工程學系暨電

子研究所 博士班研究生

會議時間

100 年 06 月 11 日

100 年 06 月 17 日

會議地點

美國 夏威夷

會議名稱

(中文)2011 年矽奈米電子研討會以及 2011 年超大型積體電路技術研

討會

(英文) 2011 Silicon Nanoelectronics Workshop & 2011 Symposium on

VLSI Technology

發表論文

題目

(中文)以薛丁格方程式之解析解深入研究具高介電常數介電質之鍺金

氧半場效應電晶體之暗區及靜電特性

(英文)

Detailed Study of “Dark Space” and Electrostatic Integrity for

Ge MOSFETs with High-k Dielectric Using Analytical Solution of

Schroedinger Equation

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二、與會心得

學生很榮幸能夠參加這次的 Silicon Nanoelectronics Workshop 跟 Symposium on VLSI

Technology 研討會,這兩個研討會都是在固態電子領域中相當著名的大型研討會,各個

領域以及各個單位最前端的研究往往都會在這些研討會中發表,因此有機會參加這些研

討會,對我的研究領域,除了能增加研究的深度外,更能增加研究的廣度,讓我能夠不

被侷限在有限的範圍內,更能發揮自我的創新概念與應用,這對於目前電子元件的多功

能目標有相當大的助益。

這次的研討會中,大部份都是由產業界所發表,由於目前電子元件極度的微縮,較

先端以及微小尺度的元件都必須有較先進的設備來製作,因此在經費的限制下,學術單

位較少有能夠與業界相抗衡的機台,因此學界鮮少有能夠去微縮以及強化元件特性的論

文,另一方面,近年來極度被重視的變異性 (Variability) 統計與可靠度 (Reliability) 統

計在學界也因為機台的變異性與使用度的限制,不太可能有完整的統計與分析,因此在

學界大部份都是在探討物理機制與元件模擬方面的論文,如何利用已知的物理機制去發

展新的元件操作特性,搭配元件模擬驗證來突破現在元件微縮所面臨的瓶頸,也是學術

界目前積極努力的方向。

以下就我所參加的兩個研討會分別做簡短介紹

甲、Silicon Nanoelectronics Workshop(SNW)

Silicon Nanoelectronics Workshop 是每年舉辦 VLSI 時也會附屬舉辦的研討會之一,

研討會主要都是討論 Silicon 的元件為主,其中包含許多不同的應用,搭配 SiGe

Source/Drain 的技術以達到應力增加 Mobility 的目標,提升元件的效能,另外近年來極

被重視的立體結構:Double Gate、Tri Gate、FinFET 以及 Silicon Nanowire 也占整個研討

會相當大的比例,另外值得注意的就是元件的多功能性也是目前固態電子元件領域的一

大目標,此次的 SNW 研討會總共包含了 Plenary & SiGe/Ge Channel FETs、Nanoscale FET :

Variability & RTS、Nanowire FETs、Graphene & More-than-Moore、Highly Doped Devices、

Single electron devices、Nonvolatile memory。最後的 Rump Session 主要是在討論未來

Non-volatile Memory 的發展與元件替代潛力,其中目前極有機會成為次世代的非揮發性

記憶體 RRAM 更占了一整個 Session,可見 RRAM 目前備受關注與期待。

(11)

3

整個 SNW 的研討會除了讓我對 Silicon 元件有更多的瞭解外,更讓自己有著更多研

究領域的方向與思考,拓展了眼界也豐富了知識,更加深了我對於當前 Silicon 元件的發

展與未來趨勢,可說受益相當多。

乙、Symposium on VLSI Technology (VLSI)

今年 VLSI 包含了許多前瞻性的議題,通常是兩組會議同時在不同房間進行,很遺

憾只能擇一參加,以下列舉我選擇的議題以及摘要內容。

首先是 RRAM 的部份,近年來 RRAM 的研究進展相當神速,今年 VLSI 特別用了

兩個議程時段讓世界各地的研究機構發表成果,足以可見 RRAM 的重要性。雖然相關

的研究很多,但 RRAM 一直難以進入量產階段,其中一個很大的限制因素就是是 Forming

步驟的必要性,也就是通常製程結束後必須先加一個大電壓讓中間的介電層呈現半崩潰

的現象,然而 Forming 路徑的隨機性往往是導致 RRAM 變異性大的主要原因之一。今年

Stanford University 就發表一種不需要 Forming 的新結構;香港大學則是嘗試用直徑極細

的奈米碳管當作電極,增加崩潰電場的集中性;而 Samsong 則是提出堆疊多重介電層,

讓氧空缺的來源與傳導絲(conduction filament)分離,可以得到變異性極低的 RRAM 陣

列,甚至將耐久度(endurance)拉高到 10 的 12 次方。業界如 Hynix, Renesas, Samsong 都

在會中提出 64Gb RRAM 記憶體陣列已經可以量產了,兩場會議充滿令人非常振奮的消

息,相信下個世代的非揮發性記憶體,RRAM 將會是主角之一。

緊接著是 NAND 的會議,雖然 NAND 的技術已經成熟一段時間,但在 Moore’s law

的微縮壓力及製程成本壓力下,以及在新式非揮發性記憶體(如 RRAM 和 MRAM)技術

成熟之前,NAND 結構仍必須想辦法發揮到極限。單純的閘極長度微縮已經不實際,因

為漏電將會增大,影響資料儲存的時間,因此開始近年開始有人想到往高處發展,也就

是 3D 的堆疊概念。旺宏公司發表了垂直 4 層堆疊的 NAND 結構,在 SSL 處加入一個

PN 二極體,不僅解決了微縮上的壓力,也不會有寫入/抹除上的擾動,64Gb 已經不是夢。

另外元件之間的寄生電容也是影響資料流失、寫入效率下降的主要因素之一,Hynix 公

司發表用空氣填充介電層的製程可能性,雖然有所隱瞞,但確實是相當不錯的解決方

法。為了降低 NAND 的操作電壓,旺宏公司發表一種新的寫入方式:利用鄰近的元件閘

(12)

4

極電壓來影響要寫入的元件通道電場,實現熱載子注入,可惜的是寫入時間仍然必須拉

長。還有 KAIST 發表用無接面場效電晶體(Junction-less FET)來取代傳統反轉式場效電晶

體(Inversion mode FET),因為無接面電晶體的通道都是高濃度的,能夠有效降代串聯電

阻,增加同一條 bit line 上的電晶體個數,也有助於提升元件密度。

Rump Session 我選擇參加了討論 UTB-SOI(Ultra-thin-body SOI)和 FinFET 的未來展

望,其中 Intel 宣布將在 22nm 世代採用 FinFET 結構,然而 IBM 則堅持 UTB-SOI 有更

好的潛力,在這個議程聽到了來自業界、學界的專業論述,讓學生我增廣見聞,有很多

考量在學界可能被忽略,但對業界來說卻相當關鍵,我想在我未來的研究上,我將會從

更多的角度去切入,深入地探討其實用性與可行性。

UTB-SOI 也是目前相當熱門的研究主題,也佔了 2 個議程時間。相較於 FinFET,

應用 UTB-SOI 技術可以減少電路設計上的種種困擾,像是 body 的電壓與通道寬度的設

計彈性,因為還是平面的,所以原本已經設計好 layout 可以輕易地延用,最大的缺點就

在於晶片的成本,在二氧化矽上的單晶矽必須非常地薄(約 5~10nm)。法國的 CEA-Leti

公司發表 UTB-SOI 3D 堆疊的可能性,Renesas 也發表了適用於後段製程的電晶體,也

許未來電晶體將不再侷限於最底層,更多的可能性讓學生我受到許多啟發,不要受限於

傳統,創意才會泉湧而來。

最後就是關於大量元件下變異性的控制和可靠度的議題,大致包含了三個議程時

間。許多人開始討論隨機電報雜訊(Random Telegraph Noise, RTN)、閘壓溫度不穩定性

(Bias Temperature Instablity, BTI)與隨機摻雜分布(Random Dopant Fluctuation, RDF)之間

的關聯性,發現在元件極小的時候,RTN 造成的變異性將會超過 RDF,而且在測量 RTN

的同時,BTI 的 stress 和 recovery 也會同時發生,因此必須用各種量測或統計方法去觀

察真實的元件可靠度。

三、考察參觀活動(無是項活動者略)

無。

(13)

5

四、建議

希望相關政府單位能夠在這領域投入更多的資源,才能夠讓國內學術界研發能量迎

頭趕上其他國家。

五、攜回資料名稱及內容

論文集兩本。

六、其他

無。

(14)

From: snw2011@ssn.pe.titech.ac.jp [mailto:snw2011@ssn.pe.titech.ac.jp] Sent: Wednesday, April 20, 2011 5:10 PM

To: oison.ee93g@nctu.edu.tw

Subject: SNW2011 Decision Notification

Dear Yu-Sheng Wu,

We are pleased to inform you that your abstract entitled

"Detailed Study of ''Dark Space'' and Electrostatic Integrity for Ge

MOSFETs with High-k Dielectric Using Analytical Solution of Schroedinger

Equation"

has been accepted for an oral presentation at SNW2011.

The time allotted for your presentation is 20 minutes including discussions. The program of the workshop will be uploaded on the workshop home page soon.

We are looking forward to seeing you in Kyoto.

Sincerely yours,

(15)

Detailed Study of “Dark Space” and Electrostatic Integrity for Ge MOSFETs

with High-k Dielectric Using Analytical Solution of Schrödinger Equation

Yu-Sheng Wu and Pin Su

Department of Electronics Engineering & Institute of Electronics, National Chiao Tung University, Taiwan. E-mail: pinsu@faculty.nctu.edu.tw

I. Introduction

As the high-k/metal-gate stack is introduced to continue the scaling of equivalent oxide thickness (EOT), high mobility channel materials such as Ge have been proposed to compensate for the mobility loss due to the high-k gate stack [1]. However, larger “dark space” is one major concern for Ge devices [2]. “Dark space” can be viewed as the distance from the interface to the centroid of the carrier layer (normalized with the permittivity ratio) [2]. This dark space is critical because it may significantly increase the overall electrical EOT (EOTe) in the

subthreshold region, and degrade the device electrostatic integrity. In this work, using derived analytical solution of the Schrödinger equation, we provide a detailed study of the dark space for Ge MOSFETs with high-k dielectric.

II. Analytical Solution of Schrödinger Equation

To give a quantitative model of the dark space, we have analytically derived the eigen-energies and eigen-functions of the carriers in the subthreshold region, under which a triangular well V(x) = q·FS·x [3] with FS the

surface electric field can be used. For high-k dielectric, the barrier height (φb) is relatively small and the

eigen-functions are not zero at the dielectric/channel interface (x=0). Using the boundary conditions that the eigen-function as well as its first derivative divided by the carrier effective mass are continuous across the interface, Eqn. (1) can be derived with Ai(x) and Bi(x) representing Airy functions of the first and second kind, respectively. The eigen-energy Ej can be determined from (1). It can

also be expressed as Ej ≈ Ej(φb = ∞)-∆Ej with Ejb = ∞)

derived by Stern [3] and ∆Ej (Eqn. (2)) the eigen-energy

reduction due to the wavefunction penetration (WP) into high-k dielectric.

Fig. 1 shows that the ground-state eigen-energies (E0)

increase with FS. In addition, the discrepancy between our

model and Stern’s one (without WP) also increases with

FS, as indicated by (2). For a given FS near the onset of

threshold, Fig. 2 shows that the discrepancy between the two models increases as the dielectric barrier height decreases, and our model agrees well with the TCAD simulation that numerically solves coupled Poisson and Schrödinger equations [4]. Note that a steep-retrograde doping profile is used in the comparison. Fig. 3 further compares the profiles of the lowest two subband wavefunctions between models and exact solution. Fig. 4 infers that the size of the dark space can be reduced by the wavefunction-penetration effect.

III. Subthreshold Swing & Dark Space Modeling

The dark space degrades the subthreshold swing (SS):

SS≅(kT/q)⋅ln(10)⋅{1−dFS/dVG⋅[(εchdi)Tdi+d(E0/q)/dFS]}-1

Fig. 5(a) shows that for long-channel Ge NFETs, the SS of

(100)-surface is larger than the (110) and (111) counterparts. Moreover, the impact of WP on the SS of (100)-surface is larger than the (110) and (111) counterparts due to the more significant quantum- confinement effect. Moreover, the reduction of SS for Si NFETs with (100) and (110) surfaces due to the WP effect is not as significant as the Ge counterparts. Fig. 5(b) shows that the the impact of wavefunction penetration on the SS increases for short-channel devices.

The reduced SS in Fig. 5 due to WP can be explained by the carrier centroid X0 =∫ x⋅Ψ02(x)dx / ∫Ψ02(x)dx with

Ψ0(x) being the ground-state wavefunction. The X0 is

equal to 2E0/(3qFS) if the wavefunction vanishes at the

interface [3]. However, as the WP effect is considered, Fig. 6 shows that the X0 calculated by d(E0/q)/dFS, which is a

more accurate and general expression for X0, becomes

significantly smaller than that calculated by 2E0/(3qFS).

With the accurate modeling of X0 considering

wavefunction penetration, Fig. 7 shows that the dark space (=X0/(εch ox)) can be used to explain the surface-

orientation dependence of SS in Fig. 5.

IV. Detailed Study of Dark Space

In addition to surface orientation, the dark space also depends on the material of high-k dielectric because of the different degree of wavefunction penetration. Fig. 8 shows that among the three gate dielectrics, HfO2 possesses the

smallest dark space. Since the substrate bias (Vsub) can

modulate the surface field FS (Fig. 6), the dark space

decreases with reverse Vsub as shown in Fig. 9. Moreover,

the relative importance of dark space in the overall EOTe

is increasing with the scaling of the EOT. Fig. 10 shows that for Ge NFET with EOT down scaled to 0.4nm, the dark space is ~60% of the overall EOTe for (100) surface,

and decreases to ~40% for (111) surface. For Ge-PFET, the relative importance of dark space in the overall EOTe

is between (100) and (111) surfaces for Ge-NFET.

V. Summary

We have conducted a detailed study of dark space and electrostatic integrity for high-k-dielectric Ge MOSFETs using derived analytical solution of the Schrödinger equation. Our study indicates that the dark space depends on surface orientation, and for Ge NFET, the dark space for (111) surface is smaller than the (100) and (110) counterparts. Because of the wavefunction-penetration effect, the Ge NFET with HfO2 as gate dielectric

possesses smaller dark space than the Si3N4 and Al2O3

counterparts. In addition, due to different quantization effective mass, the wavefunction-penetration effect has to be considered when one-to-one comparisons between Ge and Si devices regarding the dark space are made. The modulation of dark space by applying substrate bias is also discussed. ( ) ( ) ( )( ) ( ) ( ) [AikchxchBi′−kdixdimdi mch kch kdi BikdixdiAi′−kchxch ]⋅Ai(−kdi(xdi +Tdi))=0 , 2 13 2 ⎟ ⎞ ⎜ ⎝ ⎛ = h S ch ch m qF k , S j ch qF E x = 2 ( ) , 3 1 2 ⎟ ⎞ ⎜ ⎝ ⎛ = h S di ch di di m q F k ε ε ( ) S di ch b j di qF q E x ε ε φ − =

(1)

( ) ( ) ( )( ) ( ) ( ) [AikchxchBi′−kdixdimdi mch kch kdi BikdixdiAi′−kchxch ]⋅Ai(−kdi(xdi +Tdi))=0 , 2 13 2 ⎟ ⎞ ⎜ ⎝ ⎛ = h S ch ch m qF k , S j ch qF E x = 2 ( ) , 3 1 2 ⎟ ⎞ ⎜ ⎝ ⎛ = h S di ch di di m q F k ε ε ( ) S di ch b j di qF q E x ε ε φ − =

(1)

( )

(

)

( ) ,... 2 , 1 , 0 , 2 12 12 12 2 = ⎥ ⎥ ⎦ ⎤ ⎢ ⎢ ⎣ ⎡ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ ⋅ − ∞ = − ⋅ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ + ∞ = − ⋅ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ − ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = ∆ j qF T E q E q m m m qF E S di di ch b j b ch di b j b ch di di ch di S j ε ε φ φ ε ε φ φ ε ε h

(2)

( )

(

)

( ) ,... 2 , 1 , 0 , 2 12 12 12 2 = ⎥ ⎥ ⎦ ⎤ ⎢ ⎢ ⎣ ⎡ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ ⋅ − ∞ = − ⋅ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ + ∞ = − ⋅ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ − ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = ∆ j qF T E q E q m m m qF E S di di ch b j b ch di b j b ch di di ch di S j ε ε φ φ ε ε φ φ ε ε h

(2)

mchand mdi are effective mass in the channel and dielectric, respectively. εchand εdi are permittivity of the channel and dielectric, respectively. Tdi is the dielectric thickness.

(16)

2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 2.0 2.5 3.0 3.5 4.0 : Ge-(100) THfO2 = 3.2nm X0 = (2/3)(E0/q)/FS lines : X0 = d(E0/q)/dFS w/o WP with WP Ca rr ier layer thicknes s [nm] FS [ x105 V/cm] : TCAD simulation

Fig. 2 Comparison of barrier height dependences of E0 for Ge-(100)

surface calculated with and without wavefunction penetration.

Fig. 1 Comparison of surface electric field dependences of E0 for Ge-(100)

surface calculated with and without wavefunction penetration.

Fig. 3 Wavefunction distribution of the first two subbands for Ge-(100) surface with and without considering wavefunction penetration.

Fig. 5 (a) Model-calculated long-channel SS, and (b) TCAD-simulated short-channel SS for Ge-NFET and Si-NFET with various surface orientations.

Fig. 4 Electron density profiles with and without considering wavefunction penetration. The φb and mdi used for HfO2 in this study are 0.9eV and 0.2m0 [5],

respectively.

Fig. 6 Comparison of the two expressions for the carrier layer thickness (X0). The X0 from TCAD

simulation is calculated by ∫x⋅Ψ02(x)dx)/(∫Ψ02(x)dx).

Fig. 7 Dark space of Ge-NFET depends on the surface orientation for a given surface field and dielectric material.

Fig. 9 Substrate bias dependences of dark space

for Ge NFET with various surface orientations. Fig. 10 The relative importance of dark space increases with the down scaling of EOT.

0.0 5.0x105 1.0x106 1.5x106 0.0 0.1 0.2 0.3 0.4 0.5 w/o WP with WP φb = 0.9 eV E0 [eV] FS [V/cm] mdi = 0.2m0 Ge-(100) 1 10 0.10 0.15 0.20 0.25 symbols: TCAD lines: model w/o WP with WP E0 [e V ]

Barrier height (φb) [eV]

FS = 4.6 x105 V/cm mdi = 0.2m0 Ge-(100) -2 -1 0 1 2 3 4 5 6 7 8 0 1 2 3 | Ψ0 | 2 [ x1 0 6 cm -1] Ge-(100) FS = 4.6x105 V/cm mdi = 0.2m0 φb = 0.9 eV -2 -1 0 1 2 3 4 5 6 7 8 0 1 2 3 | Ψ1 | 2 [ x1 0 6 cm -1]

Distance from interface [nm] symbol: TCAD lines: model w/o WP with WP -2 -1 0 1 2 3 4 5 6 0 2 4 6 8 10 Ge-(100) symbol: TCAD lines: model THfO2=3.2nm FS=4.6x105V/cm El ectron densi ty [x10 16 cm -3 ]

Distance from interface [nm]

HfO2 w/o WP with WP 0 2 4 6 8 Si-(100) w/o WP Ge with WP Si-(100) with WP THfO2 = 3.2nm Ge w/o WP (111) (110) D ark Sp a ce [A ] surface orientation (100) 5.0 5.5 6.0 6.5 7.0 7.5 8.0 8.5 0.15 0.18 0.21 0.24 FS = 4.6 x105V/cm with WP Ge-(100), EOT=0.5nm xs = 10nm Dark Space HfO2 Al2O3 E 0 [eV] D ark S p ac e [A ] Si3N4 w/o WP E0 -1.0 -0.8 -0.6 -0.4 -0.2 0.0 0.2 0.4 2 3 4 5 6 7 8 9 (111) (110) D ar k Spac e [A] Vsub [V] Ge-NFET THfO2 = 3.2nm (100) 0.4 0.6 0.8 1.0 1.2 1.4 20 30 40 50 60 PFET NFET-(111) NFET-(110) DS / EOT e [% ]

THfO2 /(εHfO2/εox) [A]

NFET-(100)

Vsub=0V FS=4.6x105 V/cm

Fig. 8 Dark space and E0 for Ge-(100) with various

high-k dielectrics. The φb used for Si3N4 and Al2O3

in our calculation are 1.7eV and 2.6eV, respectively. The mdi used for Si3N4 and Al2O3 are

0.4m0 and 0.35m0, respectively [5].

Acknowledgement

This work was supported in part by the National Science Council of Taiwan under contract NSC 99-2221-E-009- 174 and in part by the Ministry of Education in Taiwan under ATU Program.

References

[1] S. Takagi and M. Takenaka, VLSI Symp. 2010, p.147. [2] T. Skotnicki and F. Boeuf, VLSI Symp. 2010, p.153. [3] F. Stern, Phy. Rev. B, vol. 5, no. 12, p.4891, 1972. [4] ATLAS User’s Manual, SILVACO, 2008. [5] Y.-C. Yeo et al., APL, vol. 81, no. 11, p. 2091, 2002.

65 70 75 80 85 90 95 with WPw/o WP Ge-NMOS SS [ m V/ dec] Surface orientation Si-NMOS THfO2 = 3.2nm (111) (110) (100) 75 80 85 90 95 100 105 THfO2 = 3.2nm (111) (110) w/o WP with WP Ge-NMOS SS [ m V/dec ] Surface orientation Si-NMOS Leff = 30nm (100) (a) (b)

(17)

國科會補助計畫衍生研發成果推廣資料表

日期:2011/10/21

國科會補助計畫

計畫名稱: 極低蕭基位障與接觸電阻技術之研究(I) 計畫主持人: 崔秉鉞 計畫編號: 99-2221-E-009-173- 學門領域: 固態電子

無研發成果推廣資料

(18)

99 年度專題研究計畫研究成果彙整表

計畫主持人:崔秉鉞 計畫編號: 99-2221-E-009-173-計畫名稱:極低蕭基位障與接觸電阻技術之研究(I) 量化 成果項目 實際已達成 數(被接受 或已發表) 預期總達成 數(含實際已 達成數) 本計畫實 際貢獻百 分比 單位 備 註 ( 質 化 說 明:如 數 個 計 畫 共 同 成 果、成 果 列 為 該 期 刊 之 封 面 故 事 ... 等) 期刊論文 0 0 100% 研究報告/技術報告 0 0 100% 研討會論文 0 0 100% 篇 論文著作 專書 0 0 100% 申請中件數 0 0 100% 專利 已獲得件數 0 0 100% 件 件數 0 0 100% 件 技術移轉 權利金 0 0 100% 千元 碩士生 0 0 100% 博士生 0 0 100% 博士後研究員 0 0 100% 國內 參與計畫人力 (本國籍) 專任助理 0 0 100% 人次 期刊論文 0 2 100% 研究報告/技術報告 0 0 100% 研討會論文 0 2 100% 篇 論文著作 專書 0 0 100% 章/本 申請中件數 0 0 100% 專利 已獲得件數 0 0 100% 件 件數 0 0 100% 件 技術移轉 權利金 0 0 100% 千元 碩士生 0 0 100% 博士生 0 0 100% 博士後研究員 0 0 100% 國外 參與計畫人力 (外國籍) 專任助理 0 0 100% 人次

(19)

其他成果

(

無法以量化表達之成 果如辦理學術活動、獲 得獎項、重要國際合 作、研究成果國際影響 力及其他協助產業技 術發展之具體效益事 項等,請以文字敘述填 列。) 無。 成果項目 量化 名稱或內容性質簡述 測驗工具(含質性與量性) 0 課程/模組 0 電腦及網路系統或工具 0 教材 0 舉辦之活動/競賽 0 研討會/工作坊 0 電子報、網站 0 目 計畫成果推廣之參與(閱聽)人數 0

(20)

國科會補助專題研究計畫成果報告自評表

請就研究內容與原計畫相符程度、達成預期目標情況、研究成果之學術或應用價

值(簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性)

、是否適

合在學術期刊發表或申請專利、主要發現或其他有關價值等,作一綜合評估。

1. 請就研究內容與原計畫相符程度、達成預期目標情況作一綜合評估

■達成目標

□未達成目標(請說明,以 100 字為限)

□實驗失敗

□因故實驗中斷

□其他原因

說明:

2. 研究成果在學術期刊發表或申請專利等情形:

論文:□已發表 □未發表之文稿 ■撰寫中 □無

專利:□已獲得 □申請中 ■無

技轉:□已技轉 □洽談中 ■無

其他:(以 100 字為限)

已投稿一篇國際研討會論文,預估再投稿一篇國際研討會論文及兩篇 SCI 期刊論文。

3. 請依學術成就、技術創新、社會影響等方面,評估研究成果之學術或應用價

值(簡要敘述成果所代表之意義、價值、影響或進一步發展之可能性)(以

500 字為限)

本計畫為原規劃三年期計畫的第一年,第一年度以建立極低蕭基位障高度以及極低接觸電 阻係數的參數擷取技術為主,以便驗證後續製程技術開發的成效。本年度並將完成蕭基位 障元件製作以及接觸電阻係數的測試結構的設計,並嘗試幾種降低蕭基位障高度的技術, 均順利完成。主要成果包括:(1)建立包含完整電流傳導機制之極低蕭基位障高度擷取程 序。(2)完成極低接觸電阻係數擷取技術之方法、結構設計、模擬分析。(3) 研發以超薄 介電層降低金屬對 n 型鍺蕭基位障高度技術。可應用於金屬/半導體接面之基礎研究、22 奈米技術以下之歐姆接觸、各種非矽半導體之歐姆接觸之學術研究與產業技術發戰。

數據

圖 4.標準 L 型 Cross Bridge Kelvin Resistor  (CBKR)平面示意圖,以及理論推導的寄生效應 [24]。  圖 5.  前端電阻的定義以及和接觸電阻、末端電 阻的關係。[29]。  圖 6

參考文獻

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