應用於音頻之低功率高效能三角積分調變器設計與實現

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(1)國立臺灣師範大學應用電子科技學系碩士論文. 指導教授：郭建宏博士應用於音頻之低功率高效能三角積分調變器設計與實現 The Design and Implementation of Low-power High-performance Delta-Sigma Modulators for Audio Application. 研究生：施登耀. 撰. 中華民國 100 年 02 月.

(2) 應用於音頻之低功率高效能三角積分調變器設計與實現. 學生：施登耀. 指導教授：郭建宏. 國立臺灣師範大學應用電子科技學系碩士班摘. 要. 在現今製程技術不斷的進步下，積體電路設計已進入了奈米時代，此進步不但大大的降低了電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新，以及人們對於產品輕薄短小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，電源電壓的下降，雖可有效地節省數位電路的消耗功率，但卻反而增加類比數位轉換電路設計的困難。在許多應用當中，類比數位轉換器(Analog-to-digital converter)佔著舉足輕重的角色，而有許多種架構可以來完成。三角積分調變器(Delta Sigma Modulator)對類比電路的非理想特性並不敏感，這些特性包含元件之間的不匹配、運算放大器的增益等等。然而這些特性恰巧對低功率電路來說尤其重要。三角積分調變器這項技術基本上非常適合用來實現高解析度、高準確度、及窄頻要求的類比數位轉換器，因此在儀器、音頻及通信上的應用已相當的普遍。在本論文中，提出了兩種新穎的架構並且實現，一是改良強健式多級雜訊頻移架構(Sturdy Multi-stage Noise Shaping, SMASH)，降低運算放大器對電壓增益的需求，並結合數位前饋架構(Digital feed-forward)，增加輸入動態範圍且降低失真；二為，三角積分調變器使用逐次逼近暫存式(Successive Approximation Register, SAR)類比數位轉換器，此架構可有效降低功率消耗和電路複雜度。兩架構實現所使用的製程技術分別為 TSMC 90-nm 1P9M CMOS 與 TSMC 0.18-μm 1P6M CMOS；設計的供應電壓皆為 1.2 V、頻寬為音頻應用的 25 kHz；模擬結果分別達到的最大 SNDR 為 63 dB 與 82 dB；電源功率消耗分別為 813 μW 與 463 μW。關鍵字：類比數位轉換器、三角積分調變器、強健式多級雜訊頻移架構、數位前饋架構、逐次逼近暫存式類比數位轉換器 I.

(3) The Design and Implementation of Low-power High-performance Delta-Sigma Modulators for Audio Application ––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––––. student：Deng-Yao Shi. Advisors：Dr. Chien-Hung Kuo. Institute of Applied Electronics Technology National Taiwan Noraml University. ABSTRACT. The fabrication of integrated circuit has entered the nano-grade with the improvement of modern technology. This progress not only reduces the circuit area greatly, but also lowers the supply voltage significantly. Chips with high-performance and low-power have been proposed constantly today, the main demand of these chips nowadays is more power saving for portability. Hence, the low power technology has become a trend in modern integrated circuit designs. Although the decreasing of the supply voltage can effectively save power consumption of digital circuits, it also increases the difficulty of designing analog-to-digital converters (ADCs) circuits, which plays an important role in many applications. Fortunately, Delta-sigma (ΔΣ) modulators are insensitive to the imperfections of the analog components, including the mismatch between elements, the gain of OPAMPs, etc… which are of great influence to low-power chips. Therefore, they’re usually designed and applied for high-resolution systems such as instruments, audio devices, and communication devices. In this thesis, we propose and construct two new structures. The first one is an II.

(4) improved Sturdy Multi-stage Noise Shaping (SMASH) structure. Here are three key-points of SMASH: (a) it reduces the gain requirement of the operational amplifier (OPAMP) (b) analogy modulator adopting the Digital feed-forward (DFF) path (c)input dynamic range larger than conventional DSM with the distortion of modulator reduced. The second structure is a ΔΣ modulator using successive approximation register (SAR) ADC. This architecture reduces power consumption and simplifies circuit complexity. Two of the modulators are constructed in 90-nm 1P9M CMOS and 0.18-μm 1P6M CMOS process technology, respectively. Both modulators process 25-KHz audio-band, with 63 dB and 82dB peak SNDR. Total power dissipations are 813 μW and 463 μW, respectively. Keywords: Analog-to-digital converter, delta-sigma modulator, Sturdy Multi-stage Noise Shaping, Digital feed-forward, successive approximation register ADC. III.

(5) 誌. 謝. 隨著研究的告一段落，碩士生涯也進入尾聲，並且邁入人生的另一階段。能夠順利的完成碩士學位，心中有非常多的人要感謝。首先最要感謝的是指導教授郭建宏博士，在這求學過程中，無論是生活上或是學識上，老師都給予了很多的照顧與幫忙。在這一路上，承蒙老師的鞭策與鼓勵，要求學生秉持著積極進取、努力學習的態度，並且在老師的細心教導下，讓學生受益良多，使學生能夠在最短的時間內，學習到最豐富的知識，學生無限感恩。另外，學生還要感謝黃育賢教授、陳建中教授、陳伯奇教授以及陳超群教授撥冗擔任口試委員，並且提供寶貴的意見，給予學生更進一步學習的機會，讓此論文得以更加的完整。其次，感謝系上提供舒適的研究環境與良好的設備，讓學生在研究上得以事半功倍，尤其感謝系上的承辦人員黃士恆學長、鄭琇文和鄧瓊姿兩位美女，對於相關事務的申辦，皆給予極大的協助。當然還要感謝李冠毅學長和陳建宏學長，由於他們辛苦的傳承研究成果，使我能夠完整且又效率的學習；另外，還要感謝張國煌學長和陳奕丞學長，賴宏璟、嚴健倫、江哲豪與曾皇賓四位同儕，廖述立、謝正恩、林后鍾、莊明洲、施宏達、林益璋、涂英豪、劉適豪、林煒閔多位學弟，共同營造和樂的實驗室氣氛，除了分享彼此的喜悅，也互相加油打氣，更豐富了大家的研究生活。並且要感謝林翰江、馬瑜傑、王冠勳、周健平、林繼揚等後期的學弟，有他們幫忙著實驗室的大小事務，讓實驗室能更有效的運作。當然，我要感謝賜予我生命並且養育我、栽培我的父母施秉蒝與陳玉芬，還有奶奶、哥哥、妹妹和已過世的爺爺以及所有疼愛我的親人，他們總是全力的支持我，讓我無後顧之憂。最後我要感謝我的女友傅繡嬬，她總是為我守候，在我心情煩悶、低落的時候，在一旁默默地傾聽為我打氣加油。謹以此論文獻給所有關心我的家人和朋友。. 施登耀 2011.01.30 NTNUAET LAB514 IV.

(6) 目. 錄. 要 ......................................................................................................................... I. 摘. ABSTRACT ................................................................................................................... II 誌. 謝 ...................................................................................................................... IV. 目. 錄 ........................................................................................................................V. 圖. 目錄 ................................................................................................................VIII. 表. 目錄 .................................................................................................................. XI. 第一章. 緒論 .............................................................................................................1. 1.1 研究動機與背景...................................................................................................1 1.2 論文組成...............................................................................................................2 第二章概論 ..................................................................................................................3 2.1 前言.......................................................................................................................3 2.2 效能標準 ...............................................................................................................4 2.2.1 訊號雜訊比.....................................................................................................4 2.2.2 訊號雜訊失真比.............................................................................................4 2.2.3 無雜波干擾之動態範圍.................................................................................5 2.2.4 動態範圍.........................................................................................................5 2.2.5 解析度.............................................................................................................6 2.3 量化器 ...................................................................................................................6 2.3.1 單位元量化器.................................................................................................7 2.3.2 多位元量化器.................................................................................................8 2.3.3 量化誤差.......................................................................................................10 2.4 超取樣技術 .........................................................................................................12 2.5 雜訊移頻的三角積分調變器 .............................................................................14 2.5.1 一階雜訊移頻...............................................................................................16 2.5.2 二階雜訊移頻...............................................................................................19 2.5.3 高階雜訊移頻...............................................................................................21 第三章電路元件設計 ................................................................................................27 3.1 交換電容式電路 .................................................................................................27 3.1.1 離散時間反向積分器...................................................................................27 3.1.2 離散時間非反向積分器...............................................................................28 V.

(7) 3.2 開關電路 .............................................................................................................29 3.2.1 NMOS 開關與 PMOS 開關 .........................................................................29 3.2.2 傳輸閘開關...................................................................................................29 3.2.3 低臨界電壓製程技術...................................................................................31 3.2.4 倍壓開關電路...............................................................................................31 3.2.5 靴帶式開關...................................................................................................32 3.3 運算放大器 .........................................................................................................34 3.4 偏壓電路 .............................................................................................................36 3.5 共模回授電路 .....................................................................................................37 3.6 多位元量化器 .....................................................................................................37 3.7 比較器電路 .........................................................................................................38 3.8 動態原件匹配 .....................................................................................................39 3.8.1 資料權重平均...............................................................................................39 3.8.2 時脈平均演算法...........................................................................................40 第四章延遲數位前饋強健式多級三角積分調變器 ................................................43 4.1 三角積分調變器架構考量.................................................................................43 4.1.1 強健式多級三角積分調變器......................................................................43 4.1.2 數位前饋三角積分調變器...........................................................................45 4.1.3 延遲數位前饋強健式多級三角積分調變器...............................................46 4.2 線性模型的 MATLAB 模擬.................................................................................48 4.2.1 架構的比較...................................................................................................48 4.2.2 電路的非理想效應.......................................................................................51 4.3 架構的電路設計與實現.....................................................................................58 4.3.1 積分增益與最小電流...................................................................................59 4.3.2 運算放大器設計...........................................................................................63 4.3.3 架構電路模擬結果.......................................................................................66 4.3.4 電路佈局實現...............................................................................................68 4.4 晶片量測 .............................................................................................................71 4.4.1 輸入訊號與輸入終端電路...........................................................................71 4.4.2 供應電壓電路...............................................................................................72 4.4.3 濾波槽...........................................................................................................73 4.4.4 量測結果.......................................................................................................74 4.5 結論......................................................................................................................76 第五章三角積分調變器使用逐次逼近暫存式類比數位轉換器 ............................77 5.1 三角積分調變器架構考量 .................................................................................77 5.2 線性模型的 MATLAB 模擬.................................................................................80 5.2.1 系統架構的模擬與分析...............................................................................80 VI.

(8) 5.2.2 系統架構的非理想模擬...............................................................................83 5.3 架構的電路設計與實現.....................................................................................85 5.3.1 積分增益與最小電流...................................................................................86 5.3.2 運算放大器設計...........................................................................................86 5.3.3 架構電路模擬結果.......................................................................................87 5.3.4 電路佈局實現...............................................................................................88 5.4 晶片量測 .............................................................................................................90 5.4.1 量測結果.......................................................................................................91 5.5 結論......................................................................................................................93 第六章總結與未來展望 ............................................................................................95 6.1 總結.....................................................................................................................95 6.2 未來展望.............................................................................................................96 參. 考文獻 ...........................................................................................................98. VII.

(9) 圖圖 2-1 圖 2-2 圖 2-3 圖 2-4 圖 2-5 圖 2-6 圖 2-7 圖 2-8 圖 2-9 圖 2-10 圖 2-11 圖 2-12 圖 2-13 圖 2-14 圖 2-15 圖 2-16 圖 2-17 圖 2-18 圖 2-19 圖 2-20 圖 2-21 圖 2-22 圖 2-23 圖 2-24 圖 2-25 圖 3-1 圖 3-2 圖 3-3 圖 3-4 圖 3-5 圖 3-6 圖 3-7 圖 3-8 圖 3-9 圖 3-10 圖 3-11. 目. 錄. 奈氏取樣率的類比數位轉換器系統架構 ....................................................3 超取樣率的類比數位轉換器系統架構 ........................................................4 無雜波干擾之動態範圍 ................................................................................5 動態範圍 ........................................................................................................6 單位元量化器轉換曲線圖 ............................................................................7 非理想單位元量化器轉換曲線圖 ................................................................7 MID-RISE 量化器轉換曲線圖 ........................................................................8 MID-TREAD 量化器轉換曲線圖....................................................................9 非理想 MID-TREAD 量化器轉換曲線圖.....................................................10 量化雜訊機率密度函數圖 ........................................................................11 量化雜訊能量密度圖 ................................................................................11 量化器的線性模型 ....................................................................................12 無雜訊移頻的超取樣系統 ........................................................................13 無雜訊移頻的超取樣系統 ........................................................................13 超取樣率的三角積分調變器系統架構 ....................................................15 三角積分調變器的(A)架構圖和(B)線性模型圖 ......................................15 一階三角積分調變器 ................................................................................16 一階三角積分調變器之能量頻譜分布圖 ................................................18 二階傳統三角積分調變器 ........................................................................19 一階與二階之雜訊移頻曲線比較圖 ........................................................20 二階低失真三角積分調變器 ....................................................................21 超取樣率與調變器階數關係曲線圖 ........................................................23 INTERPOLATIVE 三角積分調變器..............................................................23 改良式 INTERPOLATIVE 三角積分調變器.................................................24 三角積分調變器之多重迴路架構 ............................................................24 離散時間反向積分器 ..................................................................................27 離散時間非反向積分器 ..............................................................................28 NMOS 開關與 PMOS 開關電路圖.............................................................29 輸入訊號與開關轉導值關係曲線 ..............................................................30 傳輸閘開關電路圖 ......................................................................................30 供應電壓為 1.2V 下的輸入訊號與開關轉導值關係曲線 ........................30 時脈增強電路 ..............................................................................................31 靴帶式開關電路 ..........................................................................................32 靴帶式開關電路之電壓變化關係圖 ..........................................................32 時脈訊號 ....................................................................................................33 不同的時脈設定下的調變器輸出頻譜圖 ................................................34 VIII.

(10) 圖 3-12 圖 3-13 圖 3-14 圖 3-15 圖 3-16 圖 3-17 圖 3-18 圖 3-19 圖 3-20 圖 3-21 圖 4-1 圖 4-2 圖 4-3 圖 4-4 圖 4-5 圖 4-6 圖 4-7 圖 4-8 圖 4-9 圖 4-10 圖 4-11 圖 4-12 圖 4-13 圖 4-14 圖 4-15 圖 4-16 圖 4-17 圖 4-18 圖 4-19 圖 4-20 圖 4-21 圖 4-22 圖 4-23 圖 4-24 圖 4-25 圖 4-26 圖 4-27 圖 4-28. 不同的開關尺寸設計下的調變器輸出頻譜圖 ........................................34 CLASS-AB/CLASS-A 單級運算放大器......................................................35 偏壓電路 ....................................................................................................37 電容式共模回授電路 ................................................................................37 電阻式多位元量化器 ................................................................................38 低雜訊時脈比較器電路 ............................................................................39 資料權重平均之操作範例 ........................................................................40 資料權重平均電路 ....................................................................................40 時脈平均演算法架構圖 ............................................................................41 時脈平均演算法電路架構圖 ....................................................................41 強健式多級三角積分調變器架構圖 ..........................................................44 強健式 I 級三角積分調變器架構圖 ...........................................................45 數位前饋三角積分調變器架構圖 ..............................................................45 數位前饋強健式多級三角積分調變器架構圖 ..........................................47 延遲數位前饋強健式多級三角積分調變器架構圖 ..................................48 各架構三階模型架構圖 ..............................................................................49 動態範圍模擬結果圖 ..................................................................................50 各積分器輸出訊號擺幅機率密度圖 ..........................................................50 SNDR 對有限增益需求模擬結果圖...........................................................50 取樣電容與輸入動態範圍關係模擬結果圖 ............................................51 取樣電容與輸入動態範圍關係模擬結果圖 ............................................52 訊號取樣誤差意示圖 ................................................................................53 非理想離散積分器電路圖 ........................................................................54 雙輸入非理想離散積分器電路圖 ............................................................55 非理想運算放大器的非線性電壓增益 ....................................................56 輸出訊號於積分相位的穩定情形 ............................................................57 非理想效應對架構的影響 ........................................................................57 延遲數位前饋強健式多級三角積分調變器第一級電路 ........................58 延遲數位前饋強健式多級三角積分調變器第二級電路 ........................59 切換式電容積分器負載等效電路圖 ........................................................60 係數調變後 2+1 階延遲數位前饋強健式多級架構................................60 SNDR 對有限增益需求模擬結果圖.........................................................61 電流需求交點圖 ........................................................................................62 通道長度之轉導與汲極電流分析模擬圖 ................................................63 通道長度之轉導與過驅電壓分析模擬圖 ................................................64 各運算放大器之交流分析模擬圖 ............................................................65 各積分器輸出訊號暫態分析訊號圖 ........................................................66 系統電路模擬輸出功率頻譜圖 ................................................................67 IX.

(11) 圖 4-29 圖 4-30 圖 4-31 圖 4-32 圖 4-33 圖 4-34 圖 4-35 圖 4-36 圖 4-37 圖 4-38 圖 4-39 圖 4-40 圖 5-1 圖 5-2 圖 5-3 圖 5-4 圖 5-5 圖 5-6 圖 5-7 圖 5-8 圖 5-9 圖 5-10 圖 5-11 圖 5-12 圖 5-13 圖 5-14 圖 5-15 圖 5-16 圖 5-17 圖 5-18 圖 5-19 圖 5-20 圖 5-21 圖 5-22 圖 5-23 圖 5-24. METAL-WALL 電容 3D 俯視圖 ..................................................................68 METAL-WALL 電容 2D 架構圖 ..................................................................69 電路佈局圖 ................................................................................................69 晶片量測圖 ................................................................................................71 輸入終端電路 ............................................................................................72 LM317 電壓調節器電路 ...........................................................................72 OP27 電壓調節器電路 ..............................................................................73 濾波槽電路 ................................................................................................73 晶片顯微照相圖 ........................................................................................74 晶片測試電路板 ........................................................................................74 晶片量測輸出功率頻譜圖 ........................................................................75 晶片量測輸入動態範圍 ............................................................................75 三角積分調變器使用不同解析度的量化器之頻譜分析圖 ......................77 (A) DSM-SAR ADC，(B) SAR ADC，(C) DSM-SAR ADC 時脈圖.........78 量化器架構之功率消耗比較 ......................................................................78 DSM-SAR ADC 使用 CIFF 二階架構的架構圖........................................79 DSM-SAR ADC 使用 CIFB 二階架構的架構圖 .......................................80 圖 5-5 架構的輸入訊號與各積分器輸出訊號模擬結果...........................81 DSM-SAR ADC 使用改良式 CIFB 二階架構的架構圖 ...........................81 圖 5-7 架構的輸入訊號與各積分器輸出訊號模擬結果...........................81 各積分器輸出訊號在不同輸入擺幅下的模擬結果 ..................................82 改良式 CIFB 二階架構輸出功率頻譜模擬圖 .........................................83 取樣電容與輸入動態範圍關係模擬結果圖 ............................................83 SNDR 對有限增益需求模擬結果圖.........................................................84 改良式 CIFB 二階架構輸非理想效應模擬圖 .........................................85 DSM-SAR ADC 使用 CIFB 二階架構電路 .............................................85 電流需求交點圖 ........................................................................................86 各運算放大器之交流分析模擬圖 ............................................................87 各積分器輸出訊號暫態分析訊號圖 ........................................................88 系統電路模擬輸出功率頻譜圖 ................................................................88 電路佈局圖 ................................................................................................90 晶片量測圖 ................................................................................................90 晶片顯微照相圖 ........................................................................................91 晶片量測圖 ................................................................................................91 晶片量測之輸出頻譜圖 ............................................................................92 晶片量測之輸入動態範圍 ........................................................................92. X.

(12) 表表 3-1 表 4-1 表 4-2 表 4-3 表 5-1 表 5-2 表 6-1. 目. 錄. 時脈設定表 ..................................................................................................33 各運算放大器設計效能規格 ......................................................................66 晶片規格表 ..................................................................................................67 晶片腳位配置表 ..........................................................................................70 各運算放大器設計效能規格 ......................................................................87 晶片腳位配置表 ..........................................................................................89 效能比較表 ..................................................................................................95. XI.

(13) 第一章. 緒論. 1.1 研究動機與背景因文明社會的科技發展，生活品質的提升，社會大眾對於生活的要求相形日趨現代及科技化，也因近年來半導體產業的發展，帶動電子產品的大革命，市面上各類電子產品不斷的推陳出新，如液晶電視的產生、行動電話、數位相機或是 MP3及MP4的盛行，產品更是強調其多功能及便利性，尤其是可攜帶式的電子產品，更是造成社會一大流行趨勢，也因應社會大眾的廣大需求。當然可攜式電子產品研發已更加輕薄短小，積體電路亦是朝著晶片系統(System-on-Chip, SoC)的方向發展邁進，其目的是為了縮小晶片面積、節省晶片作業時的功率消耗、降低晶片製作的成本、並具有高效能的優點，以因應對電子產品更加精密的要求。這種構思是把功能整合於單一晶片中，且幾乎含概了完整的功能，因此，數位和類比的結合也將會越來越重要。故在這強調數位化的時代，類比數位及數位類比轉換器(ADC/DAC)也愈加顯的重要。. 因製程技術持續不斷的進步下，也因進入奈米時代的積體電路，低功率、高效能的晶片不斷的問世，低功率電路的設計越來越重要，也成了電路設計的主流。由於人們對於電子產品的尺寸大小和電池的長時效性要求，低功率積體電路技術發展有愈來愈急迫的需要。然而，供應電源電壓的下降，數位電路的功率消耗雖可有效地被降低，但電晶體的臨界電壓(threshold voltage)並沒有隨著製程進步，在降低電源電壓的同時，成等比例的下降，卻反而增加類比數位轉換電路設計的困難。因此，類比數位轉換電路若要操作在低功率，又要維持和高功率相同的性能，對設計者來說是一項很大的挑戰。. 以低功率及高解析度為目標，在音頻(Audio)的應用中，如在音頻通信、量測儀器的使用。三角積分調變器(Delta-Sigma Modulators)對類比電路元件的非理想特性是較不敏感，例如電路元件間的不匹配、或是運算放大器的有限增益等。然 -1-.

(14) 而這些特性恰巧對低功率電路來說尤其重要，因此三角積分調變器一種非常合適用來實現高解析度(16-bit)的架構。在混合訊號的領域中，類比數位轉換器 (ADC)在文獻上已有相當多的研究投入，而三角積分調變器幾乎也是最能夠實現. 實現高解析度、高準確度、及窄頻要求的類比數位轉換器電路。加上三角積分調變器具有的超取樣(Oversampling)的特性，使得在系統前端的抗交連濾波器 (Anti-aliasing filter)的規格需求得以減輕許多，這對類比電路而言，在設計與實現是有很大的幫助。本論文中針對三角積分調變器在20 Hz到20 kHz的音頻運用範圍做探討，並且分別使用90 nm 1P9M CMOS製程與0.18 μm 1P6M CMOS製程，實現本論文所提出的兩種新穎的架構。各晶片分別達到的最大信號雜訊失真比(SNDR)為114 dB 和100 dB；電源功率消耗分別為850 μW與400 μW。. 1.2 論文組成本論文共分為六個章節，除了本章節介紹的研究動機與背景之外，在後面的各章節的內容簡介分別如下所列；第二章此章節將討論三角積分調變器的基本原理，例如超取樣技術如何提升調變器效能、雜訊移頻對於調變器解析度的影響等。並介紹常見的三角積分調變器的架構。第三章介紹三角積分調變器中所需要的電路元件，如運算放大器、比較器等電路，需維持效能下如何設計電路降低功率的消耗。第四章提出延遲數位前饋強健式多級三角積分調變器架構，並且做詳細介紹。同時討論非理想效應的模型建構並且模擬。最後實現此類比數位轉換器，並對其做實驗的測量。第五章提出三角積分調變器使用逐次逼近暫存式類比數位轉換器架構，並且做詳細介紹與模擬，同樣去實現、量測電路。第六章對於本論文所提出之三角積分調變器做一個總結與未來展望。 -2-.

(15) 第二章. 概論. 2.1 前言圖2-1為一般的類比數位轉換器的方塊圖，其中包含一個抗交連濾波器 (Anti-aliasing Filter)、取樣保持電路(Ssamp & Hold Circuit)、量化器(Quantizer) 和編碼器(Encoder)。藉由抗交連濾波器過濾掉頻帶以外的輸入訊號來避免摺疊雜訊，再以取樣保持電路將訊號交給量化器(Quantizer)與編碼器(Encoder)處理後，以轉成所需的數位編碼作輸出。. 圖 2-1. 奈氏取樣率的類比數位轉換器系統架構. 一般的類比數位轉換器大多是操作在兩倍頻寬的奈氏取樣頻率。因此為了避免信號經轉換後互相干擾，前端的抗交連濾波器之階數有較高的需求，不但製作不易，急峻的濾波特性也會產生群延遲的相位失真，即頻率與時間延遲不成線性關係。然而一般的類比數位轉換器的另一個隱憂為製程上高解析度的類比元件並不容易實現。但一般的類比數位轉換器必須要有高解析度的量化器與取樣保持電路才能達成高解析度。. 為了實現高解析度的類比數位轉換器電路，我們可以透過超取樣 (Oversampling)類比數位轉換器來實現，如圖2-2。經由高於奈氏取樣頻率2倍以上的取樣頻率進行取樣，來達成高解析度的需求。在數位電路部份另外包含一個低通濾波器與降取樣電路構成降頻電路。. -3-.

(16) 圖 2-2. 超取樣率的類比數位轉換器系統架構. 超取樣的類比數位轉換器，透過超取樣技術使得抗交連濾波器的需求降低，可減緩抗交連濾波器的實現難度，並且降低類比電路的複雜度，因此，非常適合應用在高解析度需求較高的系統中。. 2.2 效能標準由於類比數位轉換器的性能會受電路元件的非理想效應和週遭環境雜訊的影響，因此這裡介紹常用於衡量類比數位轉換器的效能指標。. 2.2.1 訊號雜訊比訊號雜訊比(Signal-to-Noise Ratio, SNR)為輸入訊號功率相對於雜訊功率的比值，而計算方式如(2-1)式。其雜訊包含訊號頻寬內除了諧波訊號(harmonic)的所有雜訊。訊號雜訊比的峰值經常是用來評斷一個轉換器效能優劣的重要指標。 SNR = 10 log(. Psignal Pnoise. ) = 20 log(. Vsignal ( rms ) Vnoise ( rms ). ). (2-1). 2.2.2 訊號雜訊失真比另一常用來衡量轉換器的指標數據為訊號雜訊失真比(Signal-to-Noise Plus Distortion Ratio, SNDR)，它是輸入訊號功率相對於雜訊功率的比率。而其雜訊為訊號頻寬內所有的雜訊，其中也包含了諧波訊號，而計算方式如(2-2)式。換句話說，訊號雜訊失真比即是訊號雜訊比多考量了諧波失真訊號。因此，如無諧坡失真的發生，訊號雜訊失真比即等於訊號雜訊比。 -4-.

(17) SNDR = 10 log(. Psignal Pnoise + Pharmonic. ). (2-2). 2.2.3 無雜波干擾之動態範圍無雜波干擾之動態範圍(Spurious-Free Dynamic Range, SFDR)也是在通訊應用上是常用的效能標準之ㄧ。它是指除了在主訊號頻率之外，出現在頻帶內的偶次或奇數諧波訊號，功率值最大的諧波與主訊號的功率差值，即為無雜波干擾之動態範圍，如圖2-3所標示，其計算方式如(2-3)式[1]。 SFDR (dΒc) = input signal(dΒ) − unwanted tone(dΒ). 圖 2-3. (2-3). 無雜波干擾之動態範圍. 2.2.4 動態範圍動態範圍(Dynamic Range, DR)是另一種常用且非常重要的效能標準。當輸入訊號振幅變小，訊號雜訊失真比隨著下降，輸入振幅大小對訊號雜訊失真比的關係曲線圖，如圖2-4。動態範圍的定義為，當訊號雜訊失真比為最大時的輸入信號振幅和訊號雜訊失真比為零時的最小輸入信號振幅的差值，則將此定義為訊號雜訊失真比的動態範圍。同樣的，訊號雜訊比亦是如此。. -5-.

(18) 圖 2-4. 動態範圍. 2.2.5 解析度類比數位轉換器能夠轉換多少個類比位階，其位階數就代表解析度 (Resolution)。在理想狀況下，假設有2N個可轉換的類比位階，就稱為N位元轉換器。但轉換器並非理想，因此，解析度會受到雜訊、比較器或其他類比電路的非理想效應所影響，而轉換器的解析度通常以有效位元數(Effective Number of Bits, ENOB)來表示，其計算方式如(2-4)式。有效位元數可由訊號雜訊比或是訊號雜訊失真比計算[1]，而這裡定義由訊號雜訊失真比計算。 ENOB =. SNDR − 1.76 6.02. (2-4). 2.3 量化器訊號做類比數位轉換時，類比的取樣訊號經由量化器產生相對應的數位訊號輸出。然而類比的輸入訊號與所相對應的數位輸出訊號將會存在一個誤差，而此誤差即為量化誤差(quantization error)。因此，類比數位轉換器的效能與量化器的精確度有非常直接的關係。. -6-.

(19) 2.3.1 單位元量化器在單位元量化器中只有兩個位階的輸出，兩個輸出位階被一條直線所定義。單位元量化器如圖2-5所描繪，所對應的量化誤差也被顯示在其下。圖中的橫軸X 表示輸入的類比訊號，縱軸Y表示數位輸出所對應的位階。圖下的特性曲線顯示當輸入的類比訊號與輸出的數位訊號位階相等時，有著最小的量化誤差。而在沒有超出限制的情況下，最大的量化誤差為一半的最小有效位元(least significant bit, LSB)。單位元量化器不只具有架構簡單，且還有良好線性度的優點，也因只有兩個輸出位階，所以數位轉類比的回授電路(DAC feedback)在設計是非常簡單的。. 圖 2-5. 單位元量化器轉換曲線圖. 在非理想的量化器中會有直流電壓偏移(dc offset voltage)和遲滯(hysteresis) 的現象出現，非理想的轉換曲線描繪於圖2-6。當輸入訊號由小至大與由大至小，而在對應的數位輸出有不同的轉態點時，稱此行為稱為遲滯現象。而此遲滯區域的中心線與縱軸間的誤差，我們稱之為直流偏移電壓。量化器的非理想行為會使解析度下降，因此，量化器在設計時需非常的謹慎。. 圖 2-6. 非理想單位元量化器轉換曲線圖 -7-.

(20) 2.3.2 多位元量化器由於單位元量化器架構簡單與容易設計的優點，且具有良好的線性度，因此而被廣泛的運用在許多類比數位轉換器上。儘管如此，較大的量化誤差卻造成了雜訊功率的上升，類比數位轉換器的效能也常常因此而受限無法提升。因此使用多位元量化器將是一種提升效能的方式，多位元的量化器可以達到比單位元量化器更高的解析度。更多的參考位準，增加了數位輸出訊號的位階數量；也由於位階與位階之間的差距縮小了，因此而降低了量化雜訊的功率。多位元量化器可分為兩種形式，分別有Mid-Rise量化器與Mid-Tread量化器，介紹如下。 1.. Mid-Rise量化器圖2-7中所描繪的為理想的mid-rise量化器轉換曲線，數位輸出位階有偶數. 個，當輸入訊號為量化範圍中央時，恰好為一輸入參考位準，輸出訊號在此時上升。一個單位輸入位準的大小Δx如(2-5)式，而輸出位階差為Δy如(2-6)式，其中N 為量化器的位元數、XFS為輸入訊號的化範圍、Levels是指量化器的輸出位階數。 X FS X = NFS Levels 2. (2-5). YFS Y = N FS ≡ Δ Levels − 1 2 − 1. (2-6). Δx =. Δy =. 圖 2-7. Mid-rise 量化器轉換曲線圖 -8-.

(21) 2.. Mid-Tread量化器圖2-8所描繪的是一個理想的mid-tread量化器轉換曲線。它的數位輸出位階有. 奇數個，當輸入位於輸入範圍的中央時，輸出訊號在此時具有一個大小相同的輸出位階。而一個單位輸入位準的大小Δx定義如(2-7)式。而輸出位階差與Δy如(2-8) 式。 X FS X = N FS Levels 2 + 1. (2-7). YFS Y = FSN ≡ Δ Levels − 1 2. (2-8). Δx =. Δy =. 圖 2-8. 3.. Mid-Tread 量化器轉換曲線圖. 非理想多位元量化器在圖2-9中描繪了非理想Mid-Tread量化器可能出現的特性曲線，當量化器實. 際在實現時，會有多項不理想因素影響量化器的線性度，例如比較器的精準度、開關的非線性開啟電阻或元件的不匹配等。在理想的量化器中每一個位階大小均相同，但實際的量化器卻是不一定的，實際的轉移曲線與理想的轉移曲線有著的不同斜率，即是量化器產生了增益誤差(gain error)，如圖2-9中所標示，因此也形成不同的位階大小。其中量化器的增益GQ定義如(2-9)式。 -9-.

(22) GQ =. Δy Δx. (2-9). 偏移誤差(offset)為實際位階轉換電壓與理想轉換電壓的誤差。實際的類比間距與理想的最小有效位元間的最大誤差值則定義為差動非線性誤差(Differential nonlinearity, DNL)。當差動非線性誤差大於一個最小有效位元時，則會發生解碼錯誤的情形。而實際類比輸出與理想線之最大差距值稱為整體非線性誤差 (Integral nonlinearity, INL)。. 圖 2-9. 非理想 Mid-Tread 量化器轉換曲線圖. 2.3.3 量化誤差量化誤差在另一個角度還說也是雜訊的一種，因此它也可之稱為量化雜訊 (quantization noise)。假使輸入訊號保持在有限的頻帶內且在量化的範圍內，量化雜訊就像是白色雜訊(white noise)一樣，均勻的分布在+0.5Δ與−0.5Δ之間，其中Δ 為LSB，整體之機率密度函數圖(probability density function, PDF)如圖2-10所呈現，並且不隨著輸入訊號與頻率而有所改變。量化誤差的機率密度函數fQ(q)為. ∫. ∞. −∞. f Q ( q ) dq = 1. 因此也可以表示為(2-11)式. -10-. (2-10).

(23) Δ Δ ⎧1 ⎪ , − ≤q≤ fQ (q) = ⎨ Δ 2 2 ⎪⎩ 0, otherwise. 圖 2-10. (2-11). 量化雜訊機率密度函數圖. 由分佈特性可計算出整體的量化誤差平均值為零，而均方根值(root-mean-square, rms)為 2 Q ( rms ). V. ⎡1 =⎢ ⎣T. ∫. −T. 12. ⎤ V dt ⎥ 2 ⎦. T 2. 2 Q. ⎡1 =⎢ ⎣T. ∫. −T. 12. −t ⎤ Δ ( ) 2 dt ⎥ 2 T ⎦. T 2. 2. =. Δ 12. (2-12). 其中T為量化誤差的週期。而量化誤差的功率頻譜密度(power spectral density, PSD) 為SQ(f)可計算推倒如下 VQ2( rms ) =. fS 2 Δ2 =∫ SQ ( f ) df = SQ ( f ) ⋅ f S − fS 2 12. ⎛ Δ2 ⎞ 1 SQ ( f ) = ⎜ ⎟ ⋅ ⎝ 12 ⎠ f S. 圖 2-11. (2-13). (2-14). 量化雜訊能量密度圖. 在N位元解析度的量化器中，對於一個弦波輸入信號峰對峰值(peak-to-peak value) 為2N⋅(Δ/2)，其均方根(rms)值可以表示為 Vin ( rms ) =. 2N ⋅ Δ 1 2N ⋅ Δ ⋅ = 2 2 2 2 -11-. (2-15).

(24) 因此我們可計算出訊號雜訊比為. SNR = 20 ⋅ log(. Vin ( rms ) VQ ( rms ). = 20 ⋅ log(2 N ⋅. 2N ⋅ ) = 20 ⋅ log(. Δ. 2 2) Δ 12. 3 ) = 6.02 ⋅ N + 1.76 (in dB) 2. (2-16). 由(2-16)式的推導結果可以知道，當量化器每增加一個位元數的解析度，訊號雜訊比則大約增加6.02 dB。換言之，當量化器的位元數N越高時，轉換器的解析度也會越高，其代表的是量化雜訊在頻譜上所看到了能量下降了。. 如前面所說明的，量化雜訊可視為獨立的白色雜訊，因此，可由量化誤差e(n) 的統計特性建立線性模型，如圖2-12所描繪的。這個模型有助於三角積分調變的分析[2]。. 圖 2-12. 量化器的線性模型. 2.4 超取樣技術近年來，在高準確、高解析度的應用中，例如高精確音頻訊號應用，超取樣的類比數位轉換器成為很受歡迎轉換器架構。超取樣的類比數位轉換器也因為高取樣率的關係，頻帶外雜訊偶合帶入訊號頻帶內是較少的，同時也簡化了所需的抗交連濾波器。事實上，取樣保持電路在超取樣的類比數位轉換器中是可以被省略的[2]。. 將取樣頻率fS 設定在高於一般的奈式取樣頻率數倍以上，以達到更佳的效 -12-.

(25) 能，稱之為超取樣技術(Oversampling technique)。而超取樣率(oversampling ratio, OSR)的定義為取樣頻率與兩倍基頻(fB)頻率的比值，如(2-17)式所示。 OSR ≡. fS 2 fB. (2-17). 超取樣技術的量化器，可由低通的數位濾波器濾除掉高於頻帶的量化雜訊，如圖2-13所描繪。在fB的頻率下輸入旋波訊號，最大的訊號功率PS，如上節所提到的並且可修為(2-18)式，如下所示 2. ⎛ Δ ⋅ 2N ⎞ Δ2 ⋅ 22 N PS = ⎜ = ⎟ 8 ⎝ 2 2 ⎠. 圖 2-13. (2-18). 無雜訊移頻的超取樣系統. 換言之，輸入訊號可通過低通濾波器並且毫無損失，但在±fB頻率外的量化雜訊將被濾除掉，如圖2-14所描繪。. 圖 2-14. 無雜訊移頻的超取樣系統. 因此頻帶內的雜訊會因超取樣的關係而降低，這時頻帶內的量化雜訊功率表示為 (2-19)式，如下所示 PQ = ∫. fS 2. − fS 2. SQ ( f ) ⋅ H ( f ) df = ∫ 2. fB. − fB. Δ2 1 Δ2 ⎛ 1 ⎞ = 2 fB ⋅ = ⋅⎜ ⎟ 12 f S 12 ⎝ OSR ⎠. -13-. SQ ( f ) df. (2-19).

(26) 如此我們可由(2-18)式與(2-19)式，重新推算超取樣系統下的最大訊號雜訊比，如 (2-20)式所推倒。前兩項與奈式取樣頻率下的(2-16)式結果相同，而最後一項則與超取樣有關。因此，由此可知，每增加一倍的超取樣，可增進3dB的訊號雜訊比，或等於增加了0.5個位元。故可藉由使用超取樣技術，增加系統的效能。因此可以推論出，當取樣頻率遠大於兩倍頻寬時，頻帶內雜訊將遠小於奈式取樣頻率，訊號雜訊比將被提高。然而，因為元件的非理想與非線性限制，加上銜接在後的數位訊號處理(DSP)電路，超取樣率並非可以無限制的增加。 ⎛P ⎞ SNRmax = 10 ⋅ log ⎜ S ⎟ ⎜ PQ ⎟ ⎝ ⎠ ⎛ Δ 2 ⋅ 22 N ⎞ ⎜ ⎟ 2N ⎛ ⎞ ⎟ = 10 ⋅ log ⎜ 3 ⋅ 2 ⋅ OSR ⎟ = 10 ⋅ log ⎜ 2 8 2 ⎜ Δ ⎛ 1 ⎞⎟ ⎝ ⎠ ⎜ 12 ⋅ ⎜ OSR ⎟ ⎟ ⎝ ⎠ ⎝ ⎠ ⎛3⎞ = 10 ⋅ log 22 N + 10 ⋅ log ⎜ ⎟ + 10 ⋅ log ( OSR ) ⎝2⎠ = 6.02 × N + 1.76 + 10 ⋅ log(OSR ) (in dB). (. ). (2-20). 2.5 雜訊移頻的三角積分調變器訊號雜訊比可藉由增加超取樣技術來提升，然而這樣的改善是有限的。舉例來說，當藉著提高超取樣率來改善訊號雜訊比的時候，可能會導致取樣頻率過高，不僅是元件製作上的困難，電路的設計上也是一大難關，更可能會引進高頻效應而直接影響電路的效能。先前在圖2-2中，輸入訊號經過抗交連濾波器接著被取樣後經過量化器並將輸入的類比訊號轉為數位訊號輸出。而這時考慮在量化器之前，加入一個迴路濾波器(loop filter)，再使用一個數位類比轉換器(DAC)將輸出的數位訊號做回授，使得量化雜訊乘上一高通項，將量化雜訊被推往高頻，造成頻帶內的雜訊大量降低，而此技術被稱為三角積分調變器 (Delta-sigma Modulator, ΔΣ Modulator, DSM)。其系統架構圖如圖2-15所描繪。. -14-.

(27) 圖 2-15. 超取樣率的三角積分調變器系統架構. 三角積分調變器的架構圖與線性模型圖，分別描繪於圖2-16(a)與圖2-16(b)。由線性模型，可以推導出訊號轉移方程式(signal transfer function, STF)與雜訊轉移方程式(noise transfer function, NTF)，如(2-21)式與(2-22)式。. (a). (b) 圖 2-16. 三角積分調變器的(a)架構圖和(b)線性模型圖 STF (z) ≡. Y (z) H (z) = X (z) 1 + H (z). (2-21). NTF (z) ≡. Y (z) 1 = E (z) 1 + H (z). (2-22). 另外，也可以由(2-21)式及(2-22)式可以得到調變器的輸出函式Y(z)如(2-23)式。 Y (z) = STF (z) X (z) + NTF (z) E (z) =. 1 H (z) X (z) + E (z) 1 + H (z) 1 + H (z) -15-. (2-23).

(28) 訊號轉移方程式與雜訊轉移方程式分別為低通和高通方程式。由(2-23)式可知，藉由為高通的雜訊轉移方程式，將量化雜訊乘上高通項，使得頻寬內大量的量化雜訊被帶往高頻，因而增加整體的效能。即使如此，量化雜訊仍然存在系統中，並且無法藉由負回授而減少，因此後端數位電路必須加上數位濾波器 (decimation filter)將頻帶外的量化雜訊移除且降頻。. 2.5.1 一階雜訊移頻圖2-17為一階低通三角積分調變器的線性模型。它是由一個離散時間積分器 (Discrete-time Integrator)與量化器所組成。首先，輸入訊號X(z)先經離散時間積分器積分後，接著進入量化器量化後產生數位輸出Y(z)，並且迴授至類比端與新的輸入訊號相減，由此形成一負迴授系統。. 圖 2-17. 一階三角積分調變器. 由圖2-17中的一階低通三角積分調變器線性模型，分別可推導出訊號轉移方程式與雜訊轉移方程式，如(2-24)式與(2-25)式。 Y (z) z −1 (1 − z −1 ) = = z −1 X (z) 1 + z −1 (1 − z −1 ). (2-24). Y (z) 1 = = 1 − z −1 −1 E (z) 1 + z (1 − z −1 ). (2-25). STF (z) ≡. NTF (z) ≡. 由(2-24)式中可知，輸入訊號進入調變器至輸出時將會延遲了一個時脈，並且保持原訊號大小。而由(2-25)式中可知，雜訊轉移方程式為一個離散時間微分項，即是一高通項，使得量化雜訊被移往高頻，因此，調變器的輸出在頻域上，將會有在低頻的輸入訊號與被移往高頻的量化雜訊，如圖2-18所示。另外，離散 -16-.

(29) 時間積分器H(z)在位於z=1處有一個極點，而雜訊轉移方程式在直流點也擁有一個零點，故雜訊轉移方程式的零點數量代表著雜訊移頻的階數，同時也決定了雜訊移頻時的斜率。一階低通三角積分調變器的輸出轉移方程式為 Y (z) = z −1 ⋅ X (z) + (1 − z −1 ) ⋅ E (z). (2-26). 將z = ejωT帶入(2-25)式中，可得 NTF (ω) = 1 − (e − jωT ) = 1 − cos(ωΤ ) + j sin(ωΤ ). (2-27). 接著取大小值，可得 NTF (ω) = 1 − cos(ωΤ ) + j sin(ωΤ ) =. [1 − cos(ωΤ ) ] + [sin(ωΤ )] 2. 2. = 2 [1 − cos(ωΤ ) ]. ωΤ ωΤ ⎤ ωΤ ⎡ = 2 ⎢1 − cos 2 ( ) + sin 2 ( ) ⎥ = 4 sin 2 ( ) 2 2 ⎦ 2 ⎣ ωΤ = 2 sin( ) 2. (2-28). 再將ω=2πf、T =1/fS於帶入(2-28)式中，可得雜訊轉移方程式為高通函數 NTF ( f ) = 2 sin(. πf ) fS. (2-29). 並且可知雜訊轉移方程式在頻率為零時，擁有一個零點，且雜訊轉移方程式在二分之ㄧ的取樣頻率處會有最大值，描繪如圖2-18。整體的雜訊功率可得 PQ ,total = ∫. fS 2. − fS 2. 2. SQ ( f ) ⋅ NTF ( f ) df 2. ⎛ Δ2 1 ⎞ ⎡ πf ⎤ =∫ ⋅ ⎟ ⋅ ⎢ 2 sin( ) ⎥ df ⎜ − f S 2 12 fS ⎠ ⎣ fS ⎦ ⎝ Δ2 f S 2 ⎡1 − cos(πf f S ) ⎤ Δ2 = ⎥ df = 6 3 f S ∫− f S 2 ⎢⎣ 2 ⎦ fS 2. (2-30). 雖然在相同取樣頻率內，與無雜訊移頻的例子相比雜訊功率增加了兩倍，即使如此，基於雜訊移頻的關係，雜訊往訊號頻寬的相對高頻移動，在頻寬內的雜訊與無雜訊移頻的例子相較下，卻是大量地降低。 -17-.

(30) 圖 2-18. 一階三角積分調變器之能量頻譜分布圖. 在訊號頻寬內的雜訊功率為 PQ = ∫. fB. − fB. 2. SQ ( f ) ⋅ NTF ( f ) df 2. 2 fB Δ 1 ⎡ Δ2 1 ⎡ πf ⎤ πf ⎤ =∫ ( ) ⎢ 2 sin( ) ⎥ df = ∫ ( ) ⋅ ⎢ 4sin 2 ( ) ⎥ df − f B 12 f − f B 12 f fS ⎦ fS ⎦ S ⎣ S ⎣ f ⎡ 2πf B ⎤ ⎪⎫ Δ2 1 f B ⎡ 2πf ⎤ Δ2 1 ⎪⎧ ) ∫ ⎢1 − cos( ) ⎥ df = ( ) ⎨ f B − S ⎢sin( )⎥ ⎬ =( 3 fs − f B ⎣ fS ⎦ 3 f S ⎪⎩ 2π ⎣ f S ⎦ ⎭⎪ fB. 當OSR>>1時，可得fB << fS，因此可取近似值 sin x ≈ x −. (2-31). x3 for x<<1，(2-30)式則 3!. 可改寫為(2-32)式 f ⎡ 2πf Δ2 1 ⎪⎧ 1 2πf ⎤ ⎪⎫ ) ⎨ f B − S ⎢ B − ( B )3 ⎥ ⎬ 3 f S ⎪⎩ 3! f S ⎦ ⎭⎪ 2π ⎣ f S Δ2 π 2 1 3 ( ) = 36 OSR. PQ ≈ (. (2-32). 再利用(2-18)式的訊號功率計算，和(2-32)式的雜訊功率計算，可以得到一階低通三角積分調變器的最大訊號雜訊比為. SNRmax. Δ2 2 2 N P = 10 ⋅ log( S ) = 10 ⋅ log( 2 2 8 ) Δπ 1 3 PQ ( ) 36 OSR 3 3 = 10 ⋅ log(22 N ) + 10 log⋅ ( ) + 10 ⋅ log( 2 ) + 30 ⋅ log(OSR ) π 2 = 6.02 × N + 1.76 − 5.17 + 30 ⋅ log(OSR ). (2-33). 由(2-20)式可知，在沒有雜訊移頻技術加入前，每增加一倍的超取樣率，系 -18-.

(31) 統的訊號雜訊比只有改善約3 dB。但透過雜訊移頻技術，可以由(2-33)式知道，每增加一倍的超取樣率，訊號雜訊比則可增加約9 dB。. 2.5.2 二階雜訊移頻在一般常用的基本架構中，主要可分為兩種，首先是傳統架構(traditional topology)，而另一種則是低失真架構(low-distortion topology)。接下來將討論一階三角積分調變器與二階三角積分調變器的差異，並且討論傳統架構與低失真架構兩者間的差異。 1.. 傳統架構傳統的二階架構是由兩個離散時間積分器、兩組回授電路和一個量化器所組. 成，如圖2-19所描繪。. 圖 2-19. 二階傳統三角積分調變器. 在此架構中的各級積分器均有回授，因此三角積分調變器的傳統架構又稱為分散式回授串聯積分器(Cascaded integrators with distributed feedback, CIFB)，經由推導，可得傳統的二階架構輸出函式為(2-34)式 Y (z) = z −2 ⋅ X (z) + (1 − z −1 ) 2 ⋅ E (z). (2-34). 由2.5.1中求得一階低通三角積分調變器之雜訊轉移函式大小值的方法，可推導出二階低通三角積分調變器的雜訊轉移函式之大小值為 ⎡ ⎛ πf ⎞ ⎤ NTF ( f ) = ⎢ 2sin ⎜ ⎟ ⎥ ⎝ f S ⎠ ⎥⎦ ⎣⎢. -19-. 2. (2-35).

(32) 因此訊號頻寬內的量化雜訊功率為 PQ = ∫. fB. − fB. 2. SQ ( f ) ⋅ NTF ( f ) df. 4Δ2 1 = 3 fS Δ2 π 4 = 60. ∫. fB. − fB. sin 4 (. ⎛ 1 ⎞ ⋅⎜ ⎟ ⎝ OSR ⎠. πf ) df fS. 5. (2-36). 而二階低通三角積分調變器的最大訊號雜訊比也可求得，如下所推導. SNRmax. ⎛ ⎞ Δ2 2 2 N ⎜ ⎟ ⎛ PS ⎞ 8 ⎜ ⎟ = 10 ⋅ log ⎜ ⎟ = 10 ⋅ log 2 4 ⎜ PQ ⎟ ⎜ Δ π ⎛ 1 ⎞5 ⎟ ⎝ ⎠ ⎜ ⎜ ⎟ ⎟ ⎝ 60 ⎝ OSR ⎠ ⎠ 3 5 = 10 ⋅ log(22 N ) + 10 ⋅ log( ) + 10 ⋅ log( 4 ) + 50 ⋅ log(OSR ) 2 π = 6.02 × N + 1.76 − 12.9 + 50 ⋅ log(OSR ). (2-37). 藉由雜訊移頻技術，並且透過二階低通三角積分調變器取樣頻率的加倍，訊號雜訊比可因此改善15 dB。在圖2-20中描繪了一階與二階的雜訊移頻在頻譜上的差異，二階雜訊移頻與一階雜訊移頻比較下，頻帶內的雜訊將得到更多的雜訊移頻。因此調變器的階數越高，在訊號頻帶內的雜訊功率就會越低，藉此得到更佳訊號雜訊比。. 圖 2-20. 2.. 一階與二階之雜訊移頻曲線比較圖. 低失真架構低失真架構又稱為分散式前饋串聯積分器(Cascade integrators with distributed. feedforward, CIFF)，而二階的低失真架構主要是由兩個離散時間積分器、單一個 -20-.

(33) 量化器與單一個DAC回授組成，如圖2-21[3]。. 圖 2-21. 二階低失真三角積分調變器. 低失真架構與傳統架構有著雷同之處，以二階三角積分調變器為例，低失真架構與傳統架構有著相同的雜訊轉移方程式，因此，在相同條件下，低失真架構的最大訊號雜訊比與傳統型架構亦相同。而不同的是低失真架構的信號轉移方程式為單一增益如(2-38)式 STF (z) = 1. (2-38). 由(2-34)式可知，傳統架構中各積分器的輸出均含有輸入訊號，使的積分器的輸出會有較大訊號擺幅，因此，傳統架構就容易出現與輸入訊號相干諧波失真，而導致調變器的解析度降低。而運算放大器也因為較大的輸出訊號擺幅，使得運算放大器在訂定規格上會有較高的狀況。然而傳統架構具有對元件變異有較低的敏感度[4]，在實現則較為容易。. 而低失真架構中，由於前饋路徑的關係，架構中各積分器只處理雜訊部份而不含輸入訊號，因此，降低了積分器的輸出對訊號失真的相干度，同時使得運算放大器在訂定規格上會是較低的。如運算放大器的頻寬、電壓增益等。雖然如此，在單一回路的低失真架構中，有較大的穩定度問題。. 2.5.3 高階雜訊移頻於不考慮穩定度的前提下，解析度可隨著調變器的階數增加而增加。因此為了進一步達到降低訊號頻帶內的雜訊功率，增加調變器的階數是可行的方法之ㄧ。以傳統架構為例，藉由一階與二階的調變器的輸出轉移方程式(2-26)式與(2-34) -21-.

(34) 式可知，一個L階調變器的輸出轉移方程式可描寫如下 Y (z) = z − L ⋅ X (z) + (1 − z −1 ) L ⋅ E (z). (2-39). NTF (z) = (1 − z −1 ) L. (2-40). 其雜訊轉移方程式為. 訊號頻帶內的量化雜訊功率則可計算推倒為 PQ = ∫. fB. − fB. ≈. 2. SQ ( f ) ⋅ NTF ( f ) df =. 2 2 L Δ2 1 12 f S. ∫. fB. − fB. (. 2 2 L Δ2 1 12 f S. ∫. fB. − fB. sin 2 L (. πf ) df fS. ⎛ Δ2 ⎞ ⎛ π 2 L ⎞ 2 f 2 L +1 πf 2 L ) df = ⎜ ⎟ ⎜ ⎟( ) + fS 12 2 L 1 ⎝ ⎠⎝ ⎠ fS. Δ2 π 2 L ⎛ 1 ⎞ = ⎜ ⎟ 12 2 L + 1 ⎝ OSR ⎠. 2 L +1. (2-41). 而L階調變器的最大訊號雜訊比也可求得如下. SNRmax. ⎛ ⎞ Δ2 ⋅ 22 N ⎜ ⎟ ⎛ PS ⎞ 8 ⎜ ⎟ = 10 ⋅ log ⎜ ⎟ = 10 ⋅ log 2 2 L 2 L +1 ⎜ PQ ⎟ ⎜Δ π ⎟ ⎛ 1 ⎞ ⎝ ⎠ ⎜ ⎟ ⎜ ⎟ ⎝ 12 2 L + 1 ⎝ OSR ⎠ ⎠ 3 2L + 1 = 10 ⋅ log(2 2 N ) + 10 ⋅ log( ) + 10 ⋅ log( 2 L ) + 10 ⋅ log(OSR 2 L+1 ) 2 π 2L + 1 = 6.02 × N + 1.76 + 10 ⋅ log( 2 L ) + (20 L + 10) ⋅ log(OSR ) π. (2-42). 由(2-42)式可知，在L階低通三角積分調變器中，將取樣頻率倍增，訊號雜訊比可增加3(2L+1) dB或可表示解析度增加L+0.5個位元。換言之，每提高一個階數，代表NTF增加一個階數的雜訊移頻，即是NTF的斜率被增加，訊號頻帶內的雜訊被移往高頻，則達到增加調變器的解析度。. -22-.

(35) 圖 2-22. 超取樣率與調變器階數關係曲線圖. 由圖2-22中的模擬可快速的收尋出欲要達到的解析度，則需要多少階的調變器和超取樣率(OSR)。然而，隨著調變器的階數提高後，將會出現穩定度的問題 [5]。 1.. 單迴路架構一個單迴路架構的高階三角積分調變器由串聯多數個積分器所組成。許多未. 了克服調變器穩定度問題的方法一一被提出[6]-[9]。在這些高階單一迴路調變器的架構中，使用了數個順向或回授路徑，來降低頻帶內的雜訊，但也因此額外增加了極點和零點。此種架構被稱之為Interpolative三角積分調變器，如圖2-23所示。. 圖 2-23. Interpolative 三角積分調變器 -23-.

(36) 此類的調變器藉由調整bi係數來完成一個高通函數。此架構對於係數的精準度有非常高的需求，造成調變器功率消耗的增加，同時也增加電路設計的複雜度和困難度。而輸入訊號也因回授穩定度的問題招受限制。. 圖 2-24. 改良式 Interpolative 三角積分調變器. 如圖2-24，[10]提出了一改良式Interpolative三角積分調變器，來降低系統的敏感度。此種架構使用了兩個resonators，於訊號頻帶內將雜訊轉移方程式的零點位置做改變，達到降低系統的敏感度。即使如此，數條的回授路徑相加於積分器的輸入端，造成不可避免的失真雜訊出現於頻帶內，同時也降低了輸入動態範圍。 2.. 多重迴路架構多重迴路架構調變器是被提出來克服高階單一迴路架構的穩定度問題，此架. 構也稱之為多級雜訊移頻(Multi-stage noise shaping, MASH)調變器。一基本的兩級多級雜訊移頻調變器線性模型圖被描繪在圖2-25中。. 圖 2-25. 三角積分調變器之多重迴路架構. -24-.

(37) 此架構是由第二級迴路將第一級為路的量化雜訊擷取出，再藉由數位濾波器 (digital noise cancellation logic)於輸出前將第一級的量化雜訊給相消。而最後的數位輸出則只有第二級的量化雜訊，且受到第二級迴路與數位濾波器所合成的高階雜訊移頻。. 在得到一個高階的雜訊移頻的目的下，多重回路架構與單一迴路架構比相較下，更易於達成系統的穩定。即使如此，第一級與第二級的量化器的位元數將受限於數位濾波器的位元設計。另外。元件的非理想效應，使的類比電路與數位電路的不匹配，造成相消電路無法達到所需效能。. -25-.

(38) -26-.

(39) 第三章. 電路元件設計. 3.1 交換電容式電路積分器是三角積分調變器的基本方塊電路，在離散時間的類比訊號處理電路，常使用交換電容式電路來實現(Switch-Capacitor circuit, SC circuit)[11]-[12]。對於離散時間的類比濾波器設計，交換電容電路提供了良好的線性度、動態範圍以及頻率響應。此外交換電容電路也提供高解析度的電路特性，因此廣泛被使用在類比積體電路設計上。本研究中將採用交換電容開關來設計積分器電路。交換式電容電路的基本架構是由積分器所組成，基本電路元件包含運算放大器、電容與交換電容。積分器會因為開關時脈的不同產生不同的轉移函式。積分器電路如圖3-1、圖3-2所示。. 3.1.1 離散時間反向積分器圖3-1所描繪為離散時間反相積分器電路。積分器由積分電容Cf構成負回授電路，因此，運算放大器的輸入端視為虛接地(virtual ground)。首先，當積分器工作於時脈為φ2期間，取樣電容Cs將被清除所貯存的電荷。時脈轉換為φ1期間時，輸入訊號則透過取樣電容Cs，輸入運算放大器，對積分電容Cf與原本所貯存的電荷做反向的相加並且由Cf獲得最後的輸出訊號。. 圖 3-1. 離散時間反向積分器. 根據電荷守恆定律，可列方程式為 Cs ⋅ Vin ( n) = −C f [Vout ( n) − Vout ( n − 1) ]. -27-. (3-1).

(40) 由z轉換可得離散時間積分器的轉移方程式H(z)為 H ( z) =. Vout ( z ) Cs −1 = ⋅ Vin ( z ) C f 1 − z −1. (3-2). 由(3-2)式可知積分器的積分增益是由取樣電容Cs與積分電容Cf的比值決定。並且轉移方程式可知此積分器為無延遲(delay free)架構電路。. 3.1.2 離散時間非反向積分器圖3-2中所描繪為離散時間非反相積分器電路。首先，當積分器工作於時脈為 φ1期間，輸入訊號貯存於取樣電容Cs，同時積分電容Cf會保持在前一時脈的電壓，並可傳輸至下一級電路做取樣。當時脈轉換為φ2期間，貯存於取樣電容Cs之電荷被放電並傳輸至積分電容Cf與前一時脈的電荷相加，同時維持住電壓。. 圖 3-2. 離散時間非反向積分器. 由電荷守恆定律可求得 −Cs ⋅ Vin ( n) = −C f [Vout ( n) − Vout ( n − 1) ]. (3-3). 藉由使用z轉換可得計算推倒出積分器的轉移方程式H(z) H ( z) =. Vout ( z ) Cs z −1 = ⋅ Vin ( z ) C f 1 − z −1. (3-4). 由轉移方程式中可得知積分器的增益係數是被取樣電容Cs與積分電容Cf的比值所決定。. -28-.

(41) 3.2 開關電路在開關電路的設計上，依訊號的傳輸範圍大致可分為NMOS開關、PMOS開關和傳輸閘開關(transmission gate switch)三種，另外，為了提供開關足夠的驅動電壓，在文獻上也被提出了，時脈增強(Clock boosting)電路[13]-[14]和靴帶式開關(bootstrapped switch)[15]等電壓增強技術，下面將一一做討論分析。. 3.2.1 NMOS 開關與 PMOS 開關 NMOS開關與PMOS開關是最簡易也是最常被使用的開關電路，如圖3-3所描繪。. (a) 圖 3-3. (b) NMOS 開關與 PMOS 開關電路圖. 圖3-4為NMOS開關與PMOS開關在TSMC 0.18-μm 1P6M CMOS製程且在 1.8V的供應電壓下，模擬開關的轉導值(transconductance)對不同傳輸電壓訊號的變化情形。首先，由圖3-4的模擬結果可觀察，NMOS開關在傳輸訊號高過0.9V後，隨著電壓的持續上昇，轉導值會快速的下降，換言之，NMOS會進入飽和區 (saturation region)，造成NMOS開關的開啟電阻過大，使的開關的特性變差。另外，更差的狀況下，NMOS可能會進入弱反轉區(weak inversion)，使的開關無法正常運作。同樣的，由圖3-4的模擬結果可觀察，PMOS開關也有相似的相反趨勢。因此，我們可由此分析得，NMOS開關與PMOS開關分別適用於傳輸訊號較低與傳輸訊號較高的範圍。. 3.2.2 傳輸閘開關然而，在交換電容式電路中，仍須處理大的傳輸訊號範圍，只有NMOS開關或PMOS開關是不可行的，因此，可由NMOS開關和PMOS開關以並聯的方式組成傳輸閘(transmission gate)開關，如圖3-5所描繪。因此傳輸閘開關的轉導值為NMOS -29-.

(42) 圖 3-4. 輸入訊號與開關轉導值關係曲線. 開關和PMOS開關的轉導值和，藉此傳輸閘開關可彌補NMOS開關與PMOS開關在各轉導值不足的傳輸範圍。因此，它可適用於訊號範圍較大之處。. 圖 3-5. 傳輸閘開關電路圖. 另外，圖3-6為NMOS開關與PMOS開關在1.2V的供應電壓下，由模擬結果可觀察，NMOS開關與PMOS開關會因為供應電壓的下降，造成開關開啟後的轉導值降低，並且約在0.6V到0.8V的訊號範圍，NMOS開關與PMOS開關皆無法正常開啟，因此，在較低的供應電壓下，傳輸閘開關將不適用。. 圖 3-6. 供應電壓為 1.2V 下的輸入訊號與開關轉導值關係曲線. -30-.

(43) 3.2.3 低臨界電壓製程技術在低臨界電壓製程中，電晶體的臨界電壓變小，可以幫助設計者容易在低電壓下設計[16]。然而使用低臨界電壓製程，需要額外摻雜與光罩，將增加晶片的製作成本。此外，臨界電壓的降低可能造成漏電流(leakage current)嚴重的增加。而在交換電容式電路中，漏電流造成更多訊號相依的電荷流失，進而造成諧波失真的產生，影響電路的解析度。事實上，低臨界電壓製程容許供應電壓的下降，但對於低電壓電路的設計也非全然都是助益。. 3.2.4 倍壓開關電路圖3-7中所描繪的為時脈增強(Clock boosting)電路。時脈增強電路是將電晶體開關的控制驅動信號電壓提高，讓NMOS開關可有效地驅動。在圖3-7中，當輸入時脈訊號clk在高電位，MP2被導通因此電容C2充電至接近供應電壓。MN1 也在同時導通，使得輸出訊號clkB放電至接地電位。當clk在低電位，由於反向器電容C2 將充電至兩倍的供應電壓，經過MP3 傳送到clkB。其中clkB訊號最大的電壓值可達到VclkB,peak，如(3-5)式所計算。. 圖 3-7 VclkB , peak = 2VDD. 時脈增強電路 C2 C2 + CP + CG , switch. (3-5). (3-5)式中的CP為節點A，C2上板處的寄生電容，而CG,switch為隨後連接之開關的閘極電容。時脈增強電路可有效地解決開關無法有效導通的問題，然而對深次微米或奈米製程電路而言，可能會有可靠度的問題。亦即長時間給予較高之驅動 -31-.

(44) 電壓，容易造成開關使用壽命的減短，甚至造成開關之閘極的毀損，使得電路無法繼續運作。. 3.2.5 靴帶式開關靴帶式開關為解決開關無法有效導通的另一方法，電路如圖3-8所描繪。此電路架構是以MNSW為取樣開關，工作原理是將Cb預充一個VDD的電位，讓MNSW導通時維持足夠且固定的VGS，因此導通電阻可視為一固定常數，換言之，開關在取樣時會有良好的線性度；取樣訊號也因此減少失真度。. 圖 3-8. 靴帶式開關電路. 圖3-9為節點G的電壓(VG)、clkon與輸入訊號(Vin)關係變化圖。由此我們也可知，靴帶式開關電路也屏除了時脈增強電路有的可靠度問題，. 圖 3-9. 靴帶式開關電路之電壓變化關係圖. 另外，控制時脈的設定也非常重要，預充階段，藉由MNT5和MN5將MNSW， -32-.

(45) MN6和MN1關閉，並且由MP6關閉MP2，然後Cb由MP4和MN3充電到VDD；啟動階段， MN5，MN3和MP6關閉，藉由MN6S開啟將Cb的跨壓傳遞給MP2將它開啟，因此，將 MP4關閉並將MN6和MN1開啟，最後啟動MNSW。由以上的分析，MP6必須在MN6S開啟前關閉，以免Cb預充的電荷因MP6未關閉完全造成電荷損失，使的MNSW導通電阻變大。. 圖 3-10. 時脈訊號. 圖3-10中有六種時脈訊號，其中，clk1、clk2和clk3分別與clk1b、clk2b和clk3b 為反向訊號；clk1與clk2為non-overlap clock，clk3則是設定為當clk1由high轉low 的同時clk3由低電位轉為高電位，並且clk3的工作周期在clk1的工作周期在開始之前必須結束；這裡以兩組設定為例，設計如表一，模擬結果如圖3-11所示。其中 case1是將clkon設為clk1並且將clkoff設為clk1b，此時脈設定將可能照成前述的Cb電荷損失的狀況發生。因此，這裡提出了case2，將clkoff改設為clk3，避免Cb電荷損失造成頻帶內的雜訊層上升。. 表3-1 Set clk clkon clkoff. 時脈設定表 case1 clk1 clk1b. case2 clk1 clk3. 此外在MNSW尺吋的設計上也需要多作考量。增加MOS的長寬比可有效減少導通電阻也降低了非線性的影響，但隨著尺寸的增加MNSW寄生電容也跟著增加了。因此，大尺寸的MNSW在切換時產生的電荷注入效應的影響也將跟著變大，這將產生明顯的諧波失真。這裡將MNSW的尺寸以二的冪次方成長為例，模擬結果如圖3-12所示。. -33-.

(46) 0. Power (dB). SNDR = 93.68dB SNDR = 108.84dB -50. -100. -150 10. 4. 10. 6. Frequency (Hz). 圖 3-11. 不同的時脈設定下的調變器輸出頻譜圖. 0. -110. Power (dB). -20. -120. W -40 Wx2 Wx4 -60. SNDR = 109.39dB SNDR = 111.15dB SNDR = 104.65dB. -130 -140 -150. -80. 10. 4. -100 -120 -140 -160 10. 4. 10. 6. Frequency (Hz). 圖 3-12. 不同的開關尺寸設計下的調變器輸出頻譜圖. 3.3 運算放大器在運算放大器的設計中，單級放大器經常是有較好的功率效能[17]，因此這裡將調變器所需的運算放大器作單級的設計，以達到低功耗的設計目標。為了在有限的供應電壓環境下維持足夠的訊號擺幅範圍與良好的線性度，同時維持足夠的電壓增益，這裡使用Current mirror OTA with gain enhancement (CMGE) [17]為基本的運算放大器架構。其中為了進一步的提升功率效能，在[17]中將CMGE架. -34-.

(47) 構的輸出級加入了source-follower level-shifter修改為class-AB的組態，並且將共模回授(common mode feedback)電壓設置於PMOS與class-AB輸出PMOS並聯，以維持差動輸出的直流位準。事實上，此輸出架構並非是一個很好的組態，因為輸出電流是不可控的[18]，即使已考量共模回授的設計，但它仍然不可控。為了有效的控制輸出電流，因此我們將輸出級PMOS的電壓控制，設計為只有共模回授電壓，並且使用super class-AB[19]為輸入級，以達成高電源效率的Class-AB/Class-A 單級放大器設計，設計如圖3-13所示。. 圖 3-13. Class-AB/Class-A 單級運算放大器. 此設計可將原本CMGE架構的電壓增益與增益頻寬均增加為原來的兩倍，推倒如下，其中，GI0為M5的電流，G < 1，N為Current mirror OTA輸出電流的倍率，首先整體轉導值設為Gm，輸出電阻為Ro，輸入級的輸出轉導為Gmi，ro9為M9的輸出電阻 Av = Gm ⋅ Ro = ( Gmi ⋅ N ) ⋅ ro 9. 其中ro9會隨著G的增加而上升，推倒如下 1 ro 9 = , I 9 = N ⋅ ( 1 − G )I 0 λ9 ⋅ I 9 λ9為M9的通道調變參數，I9為M9的源級電流 -35-. (3-1). (3-2).