行政院國家科學委員會補助專題研究計畫成果報告
※※※※※※※※※※※※※※※※※※※※※※※※※
※ ※
※
（計畫名稱）
※
※
※
※※※※※※※※※※※※※※※※※※※※※※※※※
計畫類別：■個別型計畫
□整合型計畫
計畫編號：NSC－90－2215－E－009－095
執行期間：90 年 8 月 1 日至 91 年 7 月 31 日
計畫主持人：雷添福
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
執行單位：國立交通大學電子研究所
中
華
民
國
91
年
11
月
10
日
奈米 MOS 元件之矽化物、超淺接面及
接觸孔之研發
行政院國家科學委員會專題研究計畫成果報告
奈米 MOS 元件之矽化物、超淺接面及接觸孔之研發
Development of silicide, ultra-shallow junction and contact hole in
nano MOS devices
計畫編號：NSC 90-2215-E-009-095
執行期限：90 年 8 月 1 日至 91 年 7 月 31 日
主持人：雷添福
*交通大學電子研究所教授
____________________________________ * E-mail: [email protected] 一、中文摘要 本計劃，目的是奈米級 MOS 元件之 金屬矽化物、金屬矽化物超淺接面及 50nm 的 接 觸 孔 研 發 ， 並 期 望 能 符 合 50nm 奈米元件的製程。在金屬矽化物方 面，為了解決元件間金屬連線的阻抗延 遲可能導致的效能降低或誤判動作，而 發展出自動對準之複晶矽連線技術，以 降低在細線寬之複晶矽連線的阻抗，並 避免以金屬做連線所造成之污染。本計 畫成功地使用鎳形成低矽消耗係數及低 矽化物形成溫度的金屬矽化物;並大幅提 高矽化鎳的熱穩定性。在超淺接面方 面，為了增加元件密度並維持積體電路 之特性，金氧半場效電晶體之汲極與源 極的 PN 接面縱深必須做淺，然而當接面 做淺時，便會衍生高截止漏電流及高片 電阻等問題，我們已研究出超淺及低片 電阻的接面。在接觸孔洞方面，由於元 件密集度增加，使得晶片的表面無法提 供足夠的面積，來做單一金屬層連線， 故多層金屬連線之技術，逐漸成為積體 電路設計必須採用的方法，但為了減少 光罩並降低製程複雜性，各金屬層之間 的 金 屬 栓 塞 ， 或 連 接 電 晶 體 之 源 極 (Source) ，汲極 (Drain) 和閘極 (Gate) 至金屬導線的接觸窗 (Contact hole) 之 接觸孔洞孔徑勢必要縮小，本研究已做出 50 nm 的接觸孔。
關鍵詞：超淺接面，金屬矽化物，接觸孔。 Abstr act
This study is to investigate the
developments of silicide, ultra-shallow
junction with silicide and 50 nm contact hole for the application of 50nm MOSFET devices.
Self-aligned polysilicon connection
technique has been developed to reduce the resistance in narrow polysilicon connection lines and prevent the contamination from metal line processes. In our project, we used Ni as the silicide material to form Ni silicide, which has less silicon consumption and low silicidation temperature.
To increase device density and maintain the performance of integrated circuits, a shallow junction of the S/D region in MOSFETs is required. However, some problems such as high leakage current and high sheet resistance are introduced as the junction becomes shallower. Our research proposed a new method to form ultra-shallow junctions by controlling the annealing process.
As device density increases, single-layer metal will be not sufficient for devices connection. Multi-layered metal connection technology becomes a major requirement in the integrated circuit technology. However, to reduce mask numbers and process complexity, the size of the metal plug
between metal layers and the contact hole to interconnect the source, drain and gate must be shrunken. The lithography and etching process to form small contact holes were one of the main topics of our study.
Keywords: ultra-shallow junction, contact hole. 二、緣由與目的 當元件縮小至奈米等級的尺寸時，維 持良好的元件特性將面臨相當大的考驗， 尤其是對於抑制短通道效應和其他負面的 電性影響，超淺接面已是一個重要的關鍵 [1]。在本計劃中我們採用離子佈植非晶矽 固態擴散源法，再結合超薄的絕緣層堆疊 結構，以預防離子濃度的尾端(tail)擴散過 深 [2] ， 接 著 利 用 快 速 退 火 裝 置 (Rapid thermal annealing, RTA)進行推入(drive in) 及活化(activation)的步驟來形成淺接面。另 一方面，形成一個低阻值的汲/源極區也是 一個重大的議題，故我們另一個淺接面的 重點在於形成高濃度低阻值的摻雜區。 快速退火系統目前於工業界之使用非 常的廣泛，尤其在深次微米的製程上更是 不可或缺，此系統可以大量減少熱處理的 時間，以減少元件因熱處理所造成的退 化。本計畫便是藉由快速退火的系統有效 的降低離子的擴散深度，並大幅提高離子 的活化程度，以達到我們所需要的高濃度 低阻值的超淺接面[3]。 金屬矽化物已經廣泛的應用於元件的 製程材料中，如接觸電極和局部連線中， 且其具有自我對準(self-aligned)的優點，可 以有效地增加接觸面積、降低接觸電阻、 及減少製程步驟。 在金屬的選擇上多種金屬都曾被考量 (Pt, Ti, Co, Ni)但因各有優缺點而有所不同 應用之處[4]。在深次微米製程中，鎳金屬 矽化物(NiSi)是其中一種被廣泛研究的金 屬[5]，它的優點包括低的電阻係數(~14 ìÙ -cm)、低的接觸電阻、較少的矽原子消 耗(~1 nm 的鎳和 1.84 nm 的矽形成 2.22 nm 的金屬矽化物)、低的形成溫度(~500 ℃)、且無窄線寬效應和相位轉換的問題 [6]。在形成金屬矽化物的過程中鎳金屬為 移動的物質(moving species)，在經過單一 步驟的回火過程即可形成鎳矽化物。當元 件持續縮小的進度下，製程使用低溫化的 趨勢愈見明顯，故鎳金屬在熱穩定性方面 的顧慮也漸被其優點所取代。 由於積體電路的積集度增加， 晶片表 面已無法提供足夠的面積來製作電路所需 的內部連線( Interconnect )， 因此多層內部 連線結構( Mutlilevel Interconnects )便成為 ULSI 世代的必需製程。連接多層金屬之連 線，是藉著金屬層間之過洞( Via )來完成連 接，然而過洞的大小將影響內部金屬連線 積集度[7]。本研究將利用電子束微影應用 於縮洞技術將過洞、栓塞之接觸窗口縮小 提高積體電路的積集度。過洞、栓塞之接 觸窗口縮小後，視窗比勢必跟著變大，物 理氣相沈積法將漸漸不敷使用。這是由於 所要沈積的金屬原子具有高度的方向性， 因此在基板輪廓較陡峭的地方會有階梯覆 蓋(Step Coverage)的問題[8]。以化學氣相沉 積法沉積的金屬有較佳的階梯覆蓋。以化 學氣相沈積金屬鎢，填充於接觸窗及介質 窗具有優異的階梯覆蓋率，因而目前金屬 鎢栓塞( W-plug )製程成為高縱橫比，小孔 徑的最佳填充技術。本研究會先製作一層 由 CVD TiN 所構成的黏著層( Glue Layer ) 接著覆蓋 CVD 鎢，研究以 CVD TiN 的黏 著層，覆蓋 CVD 鎢的填洞能力。
三、結果與討論
層，作為擴散阻擋層防止雜質擴散時造成 接面過深的現象。接著再沉積多晶矽作為 雜質擴散源。將雜質佈植至多晶矽和超薄 絕緣層介面，再進行快速退火，最後剝離 多晶矽和絕緣層以得到超淺接面如圖一所 示。 由 Table 1 可知我們進行快速熱退火的 條件分為三項，分別為 RTA、950℃、5s， RTA、1050℃、5s，RTA、1050℃、1s 。 Table 1 RTA conditions
Temperature\Time 5s 1s 950℃ 950 5s 1050℃ 1050 5s 1050 1s 經由圖二可知 RTA、950℃、5s 得到 72.6nm 超淺接面，RTA、1050℃、5s 超淺 接面為 84.2nm 而 RTA、1050℃、1s 超淺 接面甚至低於 62.1nm。
Fig 2. Boron Secondary Ion Mass Spectroscopy (SIMS) profiles
由 Table 2 指出片電阻維持再 140Ù /□ ~240 Ù /□。符合 62.1nm~84.2nm 超淺接面 的片電阻，表示雜質活化完全。
Table 2 Table 2. Sheet resistance (Rs)
討論使用不同覆蓋層改善鎳金屬矽化 物的熱穩定性、阻值和表面覆蓋物選擇的 相關材料分析。如圖三所示指出鎳金屬矽 化物表面沒有覆蓋物其熱穩定性最差，再 RTA 800℃後片電阻就急劇上升。鎳金屬矽 化物表面覆蓋鋯可得到最佳的熱穩定性， 及最低的片電阻。
Fig. 3 Sheet resistances versus the annealing temperaturefor (1) Ni/Si, (2) Ti/Ni/Si and (3) Zr/Ni/Si contact systems respectively.
由圖四、TEM 看出鎳金屬矽化物表面 覆蓋鈦再經 RTA 850℃後，鎳金屬矽化物 劣化且結塊。佐證鎳金屬矽化物表面覆蓋 鈦再經 RTA 850℃後其片電阻上升。而鎳 金屬矽化物表面覆蓋鋯經 RTA 850℃後， 由 TEM 可知鎳金屬矽化物薄膜完整且鎳 金屬矽化物片電阻還十分低。證實鎳金屬 矽化物表面覆蓋鋯可得到最佳的熱穩定 性，及最低的片電阻。 RTA condition 950℃ 5s 1050℃ 1s 1050℃ 5s Rs 248 Ω/□ 141 Ω/□ 79.3 Ω/□ 0 2 4 6 8 1 0 1 2 1 4 4 00 5 00 6 0 0 7 00 8 0 0 9 00 N i(3 0n m ) T i(1 0n m )/N i(30 nm ) Zr (1 0n m )/N i(30 nm ) M e a n Rs h ( Oh m /s q ) R T A (oC ) Ion Implantation á-Si SiO2 Junction
Fig 1. Concept of New Junction Formation Method- Diffusion from Implanted Amorphous Silicon.
1 01 6 1 01 7 1 01 8 1 01 9 1 02 0 1 02 1 0 1 0 0 0 2 0 0 0 3 0 0 0 4 0 0 0 B o r o n p r o f i l e w i t h s c r e e n a - S i 1 0 5 0 C 5 s (X j: 8 4 .2 n m ) 9 5 0 C 5 s ( X j: 7 2 .6 n m ) 1 0 5 0 C 1 s (X j: 6 2 .1 n m ) a s - im p la n te d ( X j: 6 7 .6 n m ) C o n c e n tr a ti o n ( a to m s /c m 3 ) D e p th (A )
Fig. 4 TEM cross-sectional images of (a) Ti(10nm)/Ni(30nm)/Si sample and (b)Zr(10nm)/Ni(30nm)/Si sample,
利用電子束微影設備曝出 140nm 接觸 孔洞如圖五(a)所示，經化學微縮製程可將 140nm 接觸孔洞微縮至 93nm 如圖五(b)所 示。
Fig. 5. (a)140nm contact hole for MES-1EG resist, and (b)93nm contact hole after chemical shrink
圖六、所示 140nm 接觸孔洞經化學微 縮製程至 93nm 後進行二氧化矽接觸孔的
乾蝕刻得到 53nm 的接觸孔。
Fig. 6. (a) The SEM picture of 53nm contact hole after silicion oxide etching. (b)53nm contact hole after resist removing.
四、成果自評
本次計畫之執行，皆達預期成果，並 已在相關學術期刊上發表論述，茲列於下：
[1] Lee, J.W.; Lei, T.F.; Lee, C.L., “Thin oxides grown on disilane-based polysilicon”
Japanese Journal of Applied Physics, v41, n 6A, June, 2002, p 3651-3654
[2] Lin, H.C.; Lin, C.Y.; Yeh, K.L.; Huang, T.Y.; Lei, T.F.; Yu, C. Michael, “Self-aligned fabrication of thin-film transistors with field-induced drain”, Solid-State Electronics, v 46, n 8, August, 2002, p 1091-1095
[3] Chang, T.Y.; Lei, T.F.; Chao, T.S.; Chen, S.W.; Kao, L.M.; Chen, S.K.; Tuan, A.; Su, T.P., “Impact of nitrogen and/or fluorine implantation on deep-submicron Co-salicide process”, Solid-State Electronics, v 46, n 8, August , 2002, p 1097-1101 [4] Chang, Tzu Yun; Lei, Tan Fu; Chao, Tien Sheng; Wen, Huang Chun; Chen, Hsiao Wei, “Improvement of low-temperature gate dielectric formed in N2O plasma by an additional CF4 pretreatment process”, IEEE Electron Device Letters, v 23, n 7, July, 2002, p 389-391
五、參考文獻
[1] C. M. Osburn et al, J. Vac. Sci. Techol. B, 2000, p. 338.
[2] T. Yasunaga et al, IITP , 1998, p.18
[3] D. H. Choi et al, Jpn. J. Appl. Phy., 1994, p. L83. [4] J. B. Lasky et al, IEEE Trans. Electron Devices,
1991, p.262.
[5] E. G. Colgan et al, Mater. Chem. and Phys., 1996, p.209.
[6] H. H. Berger et al, Solid-St. Electron., 1972, p.145.
[7] G. K. Reeves et al, IEEE Electron Device Lett., 1992, p.111.
[8] S. S. Cohen et al, J. Electrochem. Soc., 1983,
(a) (b) (b) (a) 20nm NiSi NiSi 2 Si Fig. 4(a) Fig. 4(b)
