生醫電路應用之低壓降穩壓器

亞東技術學院

資訊與通訊工程研究所

碩士論文

生醫電路應用之低壓降穩壓器

Low Dropout Voltage Regulator for

Biomedical Circuit Applications

研 究 生：陳漢儒

指導教授：王清松 博士

摘要

隨著可攜式生醫設備的蓬勃發展，為了有效使用分配有限的電池能 量，電源管理系統是不可或缺的一環。低壓降穩壓器的電路架構包括誤 差放大器電路、疊接式電流鏡、帶差參考電壓所組成，低壓降線性穩壓 器具有架構簡單、低雜訊、低成本的優點，對於電源管理晶片系統來說， 低壓降線性穩壓器是一個非常重要而且廣泛應用的單元。

本論文使用TSMC 0.35um Mixed-Signal 2P4M Polycide 3.3/5V標準製

程技術。在工作電壓2.3V~3.3V下，輸出電壓為 1.8V，最大負載電流為 120mA，模擬PSRR效能的結果為：1KHz的電源拒斥為-48.2dB、10KHz 的電源拒斥為-32.4dB；3.3V下TT溫度係數為7.72ppm/oC，2.3V下TT溫度 係數為6.42ppm/oC，總晶片面積為 676×567μm2。 關鍵詞：低壓降穩壓器、誤差放大器電路、疊接式電流鏡、帶差參考電 壓、溫度係數 II

ABSTRACT

With the increasing demanding of portable biomedical devices, how to use the battery energy efficiently is the most concerned problem. Therefore, power management system is indispensable for modern consumer products. For power management system, LDO circuit contains Error Amplifier, current reference and bandgap reference. Low-dropout (LDO) liner regulator is the most common block due to the characteristics, such as simplicity, small board space, low noise and cost.

The proposed LDO implemented with a standard TSMC 0.35um

Mixed-Signal 2P4M Polycide 3.3/5V process technology. Supply voltage 2.3V~3.3V, Output Voltage 1.8V. The simulation results show that

maximum load current of 120mA, and show that the PSRR of 1k and 10k are -48.2dB and -32.4dB respectively; input range 2.3V and 3.3V, the LDO has temperature coefficient 6.42ppm/oC and 7.72ppm/oC respectively. The active area of this LDO is 676×567μm2.

Keyword

LDO, Error Amplifier, Current Reference, Bandgap Reference, Temperature Coefficient

目 錄

誌謝……… I 中文摘要……… II 英文摘要……… III 目錄……… IV 表目錄……… VII 圖目錄……… VIII

第一章 緒論

……… 1 1.1 研究動機……… 1 1.2 論文架構……… 2

第二章 運算放大器之基本概論

……… 3 2.1 原理與架構說明……… 3 2.2 雙級 NMOS 運算放大器之設計……… 3 2.2.1 低頻增益(DC Gain)……… 4

2.2.2 單位增益頻寬(Unit Gain Frequency)……… 4

2.2.3 共模拒斥比(Common Mode Reject Ratio，CMRR)……… 4

2.2.4 電源漣波拒斥比(Power Supply Rejection Ratio，PSRR)… 6 2.2.5 迴轉率(Slew Rate)……… 7

2.2.6 共模輸入範圍(Input Common Mode Range，ICMR)…… 7

2.2.7 頻率響應(Frequency Response)……… 8 2.3 雙級 PMOS 運算放大器之設計……… 11

第三章 能隙參考電壓之基本概論

……… 13 3.1 原理說明……… 13 3.2 參考電流源電路……… 13 3.3 與溫度無關之參考電壓源電路……… 17 3.3.1 負 TC 電壓……… 18 3.3.2 正 TC 電壓……… 19 3.3.3 電壓參考電路……… 20 3.4 低電壓帶差參考電路……… 23

第四章 低壓降穩壓器之基本概論

……… 25 4.1 輸入輸出電壓差……… 25 4.2 線性電壓調節率……… 26 4.3 負載調節率……… 27 4.4 接地電流……… 28 4.5 功率效率……… 28 4.6 暫態響應……… 29 4.7 輸出準確率……… 30 4.8 頻率響應……… 32 V

第五章 模擬結果

……… 34 5.1 電路詳圖……… 34 5.2 模擬結果……… 35

第六章 電路佈局

……… 53 6.1 電路佈局考量……… 53 6.2 電路佈局圖……… 54

第七章 結論與未來展望

……… 56 7.1 結論……… 56 7.2 未來展望……… 56

參考文獻

……… 57 VI

表 目 錄

頁數

表一 LDO 預設規格表……… 2

表二 Bandgap Reference(V =3.3V，Temperature=-40 ~100 )DD o o ………… 40

表三 LDO (V =2.3v，Temperature=-20 ~80 )DD o o ……… 45

表四 LDO (V =3.3v，Temperature=-20 ~80 )DD o o ……… 45

表五 LDO 電路規格表……… 52

表六 低壓降線性穩壓器比較……… 52

圖 目 錄

頁數 圖 1.1 完整 LDO 電路之方塊圖 ……… 1 圖 2.1 基本雙級 NMOS 運算放大器之電路架構……… 3 圖 2.2 OPA 之共模等效電路……… 5 圖 2.3 PSRR+……… 6 圖 2.4 PSRR_……… 6

圖2.5 Two-stage Operational Amplifier之小信號等效電路……… 8

圖 2.6 頻率增益相位圖……… 11

圖2.7 基本雙級 PMOS 運算放大器之電路架構……… 12

圖3.1 參考電流源電路……… 14

圖3.2 Cascade Curren Mirror……… 15

圖3.3 啟動電路之電流曲線……… 16 圖3.4 溫度因素示意圖……… 17 圖3.5 PTAT 電壓的產生……… 19 圖3.6 與溫度無關之電壓……… 20 圖3.7 傳統 Voltage References 電路……… 21 圖 3.8 低電壓帶差參考電路……… 23 圖4.1 固定負載下之輸出電壓與輸出電壓特性……… 25 VIII

圖4.2 線性電壓調節率……… 26 圖4.3 負載調節率……… 27 圖4.4 接地電流……… 28 圖 4.5 暫態響應……… 29 圖4.6 輸出電壓誤差……… 30 圖4.7 差動誤差、電阻誤差造成之輸出準確率……… 31 圖4.8 交流等效模型……… 32 圖 5.1 完整 LDO 電路詳圖……… 34 圖5.2 Current Reference(V =0~3.3v)DD ……… 35

圖5.3 Current Reference (V =3.3V，Temperature=-40 ~100 )DD o o ……… 3 5 圖5.4 Bandgap OP之Open-loop gain、Unity-Gain Frequency及Phase Margin 波形……… 36

圖5.5 Bandgap OP之CMRR波形……… 37

圖5.6 Bandgap OP之PSRR波形……… 38

圖5.7 Bandgap Reference(VDD=0~3.3v) ……… 39

圖5.8 Bandgap Reference (V =3.3V，Temperature=-40o~100o)………… 39

圖5.9 Bandgap Reference之PSRR波形……… 40

圖5.10 LDO OP之Open-loop gain、Unity-Gain Frequency及Phase Margin波 形……… 41

DD

X 圖5.11 LDO OP之CMRR波形……… 42 圖5.12 LDO OP之PSRR波形……… 43 圖5.13 LDO (V =0~3.3v)DD ……… 44 圖5.14 LDO (V =2.3V，Temperature=-20 ~80 )DD o o ……… 44 圖5.15 LDO (V =3.3V，Temperature=-20 ~80 )DD o o ……… 45 圖5.16 LDO之線性電壓調節率(V =2.3V~3.3v，DD 無載) ……… 46 圖5.17 LDO之線性電壓調節率(V =3.3v~2.3V，DD 滿載) ……… 47 圖5.18 LDO之負載調節率(VDD=2.3v)……… 48 圖5.19 LDO之負載調節率(VDD=3.3v)……… 49 圖5.20 LDO之PSRR波形(無載) ……… 50 圖5.21 LDO之PSRR波形(滿載) ……… 51 圖6.1 電路佈局圖……… 54 圖6.2 電路打線圖……… 55

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