行政院國家科學委員會補助專題研究計畫成果報告
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微瓦級動態電壓與頻率調整之晶片匯流排設計
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研究計畫成果報告(精簡版)
計畫類別：個別型計畫
計畫編號：NSC 98－2221－E－009－137－MY2
執行期間：98 年 8 月 1 日至 99 年 7 月 31 日
執行單位：國立交通大學電機系(所)
計畫主持人：蘇朝琴 教授
計畫參與人員： 博士班研究生-兼任助理人員：何盈杰
博士班研究生-兼任助理人員：徐仁乾
中 華 民 國 九十九 年 五 月 二 十 日
微瓦級動態電壓與頻率調整之晶片匯流排設計
“The Design of uW DVFS On-Chip Bus”
計畫編號：NSC98-2221-E-009-137-MY2 執行期間：98 年 8 月 1 日 至 99 年 7 月 31 日 主持人：蘇朝琴 交通大學電機系教授 一、 摘要 z 中文摘要 本計畫在於探討微瓦級匯流排DVFS 的 設計技術，主要的應用領域在於生醫應用的植 入 式 與 外 掛 式 裝 置 。 匯 流 排 的 主 體 為 Segmented Buffer 的架構，我們使用Bootstrap Inverter 以降低電路轉態的時間，提升電路的 速度。同步系統為Source Synchronous 的機 制，目的在於降低匯流排的驅動能力要求，最 終則能降低功率消耗，並且排除CDR 的使 用。系統的操作模式是以一個Timing Margin Measurement (TMM)模組，量測CLK 與DATA 的Timing Margin，並據此調整資料的傳送頻率 與(或)電源供應電壓。如此，不論製程的落點 為何，我們可以讓電路工作在最為省電的情況 下。 本案預計產出三顆90nm 的晶片，包括有 次臨界電晶體與電路的測試電路，用以建立次 臨界的電晶體電路模型；Bootstrap Inverter 與 TMM 電路用以修正次臨界電路的設計；uW 級匯流排DVFS 的整合與驗證晶片。而在本次 的計畫期中報告裡，我們提出並完成兩個可操 作在0.2V下，拔鞋帶式中繼器之晶片匯流排之 電路設計，並在聯電90奈米的製程中下線驗 証。 關鍵詞：系統晶片、晶片匯流排、次臨界操作、 低功率設計、拔靴帶式驅動器。 z 英文摘要
This project proposed an uW on-chip bus design based using DVFS techniques. The main application domain includes invasive and noninvasive biomedical applications. The body of the proposed on-chip bus has a segmented buffer structure. The buffers are implemented by bootstrap inverters to either improve the speed or decrease the power consumption. The synchronization is achieved by the source synchronization mechanism. It improves the bus speed, at the same time, reduce the power consumption. Furthermore, it does not require CDR that simplifies the circuit design effort. The DVFS on-chip bus operates as follows. The timing margin of the bus is measured by a TMM module 。 According the timing margin, the DVFS controller controls the data rate and/or the supply voltage. With the propose structure, the circuit will operate at its optimal condition regardless of its process corner and operation condition.
The project is planned to design three 90nm chips. They include the subthreshold transistor and circuit test keys to build the transistor and circuit model under subthreshold operation, the bootstrap inverter and timing margin measurement circuit to calibrate the circuit model, and integrated uW DVFS on-chip bus to verify the proposed concept and circuit design. In this midterm project report, we proposed two bootstrapped repeaters in on-chip bus design.
Furthermore, we implemented the chip with UMC 90um low-k process.
Key work: SoC, On-Chip Bus, Subthreshold Operation, Low Power Circuit, Bootstrapped Inverter 二、 計畫的緣由與目的 近年來由於積體電路製程的長足進展，晶 片面積的設計越來越小，而低電壓、低功率、 面積小的電路系統設計是今後必然的發展趨 勢。在手持式裝置上面，有著操作時的總功率 低於 1W 的基本要求以維持適當的操作時 間。因此，低功耗的晶片匯流排的需求更顯殷 切。更有甚之則在生醫領域的應用上，其整體 功耗必須小於1mW ，才能有足夠長的使用時 間。對於植入式的裝置，低於10uW 則是使用 為小型鈕扣電池的基本要求。若以匯流排佔總 功率消耗的10%為例，外掛式與植入式的匯流 排功耗分別為0.1mW 與 1uW。因此先行探討 低功耗匯流排的設計技術有其必要性。 但是在現今的深次微米的製程中有著非 常多不良的效應，其中影響設計技術與良率最 大的就是製程與環境的因素(Process Voltage Temperature, PVT)。為了達到良率 95%以 上，設計上就必須考量最差的狀況，在製程為 Slow-Slow，溫度為 125 ºC，電壓為額定電壓 少10%的情況下操作都必須滿足規格。為了達 到此一規範，設計者就必須要加入非常多的額 外電路以提升性能。以下表為例，我們以90nm 製程所設計的迴圈振盪器(Ring Oscillator)，在 1V 的操作電壓下，25ºC 的 TT corner 可操作 在 757MHz，-40ºC 的 FF corner 則可操作在 1005MHz；但是在 0.8V 的操作電壓下，125ºC 的SS corner 則只能操作在 353MHz。由此可 見PVT 的變化可多達±50%，幅度相當驚人。 在如此大的 PVT 的變化下 (±50%) ，傳 統 的 電 路 多 操 作 在 預 設 的 最 差 狀 況(Worst PVT Corner)，如下圖所示，電路在不同的 PVT 情況下時，其延遲時間會不一樣，我們以有顏 色的部份來代表電路在不同的 PVT 情況下的 延遲時間。而電路的規格必須以最差的情況下 設定，因此設定為以SS 的延遲時間為電路的 規格。如果實際電路的延遲時間 (如最下條所 示) 小於規格。則我們會浪費掉過多的時間餘 域 Margin。 為 了 解 決 大 幅 的 PVT 漂移，Dynamic Voltage/Frequency Scaling (DVFS)的技術便漸 漸受到了重視。它的概念偏重於系統面的考 量，它以系統的運算量，由系統面來設定電壓 與頻率。然就電路設計面來看，它仍然必須在 每一個操作點上，滿足最差製程環境的需求。 基本上，就巨觀面來看，功率消耗可以降低。 然就微觀面而言，功率消耗的降低並未被最佳 化。本案提出一個微觀面的DVFS，我們內建 一個監測電路，在電路的操作滿足需求時，儘 量降低超作頻率與電壓，以求功耗的最佳化。 在本年度的計畫中，我們提出新的拔靴帶 式晶片匯流排電路，將晶片匯流排電路操作在 0.2V 的操作電壓下，操作在 5Mbps 的傳輸速 率下晶片匯流排電路的功耗還不到0.2uW。 三、 研究方法及成果 在晶片內部匯流排系統中，為了降低花費 在傳輸線上的延遲，傳統的作法會把傳輸線切 割為多段，並置入傳統的 CMOS 反相器作為 匯流排系統的中繼器(repeater)，如圖 1 所示， 針 對 中 繼 器 擺 設 方 式 與 傳 輸 線 參 數 的 最 佳 化，已有許多文獻討論[1][2][3][4][5][6]。 圖1 置入了傳統中繼器的晶片內部傳輸線系統 但是當傳輸線系統的操作在低電壓的環 境時，電路的操作速率將嚴重降低，將造成電 路可運作的速度不如預期，尤其在系統的操作
電壓小於電晶體的門檻電壓時，電流驅動力呈 指數下降，為了維持驅動力而使用較大的驅動 電路將使得面積與功耗大幅上升，如圖 2 所 示。另外，在操作在門檻電壓之下的次臨界區 將遭受嚴重的製程變異影響，使設計的難度與 成本大幅提高。 0.2 0.4 0.6 0.8 1.0 0.0 1.0x10-6 2.0x10-6 3.0x10-6 4.0x10-6 5.0x10-6 6.0x10-6 7.0x10-6 fi nge r m P owe r(W )
Supply Voltage (Volt) Power_spice Power_scaling finger m 100 101 102 103 圖2 操作在相同傳輸速率下不同操作電壓之功耗圖 因此在低操作電壓的環境之下，可考慮使 用拔靴帶式反相器(bootstrapped inverter)作為 中繼器，如圖3 所示，將中繼器的輸出擺幅放 大為2VDD ~ -VDD，如此一來即可增加中繼 器的驅動能力，增加傳輸線系統的操作速度。 圖3 本計畫的拔靴帶式晶片內部傳輸線系統 依據先前文獻，拔靴帶式電路可分為二 種：一為Direct Bootstrap 反相器[7][8]，如圖 4 左，其原理是在電晶體的閘級與汲極間，提供 一個輸入訊號可經過的路徑，以直接增加電流 充放電電流路徑的方式，減少輸出的上升與下 降 時 間 ， 來 達 到 增 速 的 效 果 ； 另 一 種 為 Bootstrap 反相器[9][10]，如圖 4 右，其原理是 利 用 前 端 的 拔 靴 帶 式 電 路 放 大 輸 入 訊 號 擺 幅，以大擺幅的訊號驅動後端反相器，已達到 增速效果。後項的方法應用在低操作電壓時效 果較佳，因為在低壓環境下，電晶體的閘級電 壓上升，電晶體電流將呈指數趨勢增加。 BT BT VIN VOUT VIN BT VOUT 圖 4 拔靴帶式反相器操作概念 Bootstrapped 驅動器電路如圖 5 所示[9]，電晶 體M3 與 M4 負責電容(C1,C2)的充放電，電晶 體 M1 與 M6 負責關閉後方 M7 與 M8，而電 晶體M2 與 M5 為開關，電晶體 M7 與 M8 則 為傳統的CMOS 反相器。 M6 M5 M4 M3 M2 M1 M8 M7 INV VIN VOUT C1 C2 -VDD VDD -VDD VDD Gnd 2VDD Gnd 2VDD 圖5 Bootstrapped 驅動器電路 為了達到更省功耗的目的，我們在本年度 計畫中，先後提出了兩個拔靴帶式驅動器。首 先，型態一拔靴帶式反相器電路如圖6，操作 原理如下。電晶體MN1 與 MP1 負責電容的充 放電，電晶體MN2 與 MP2 為開關，反相器 INV 與電晶體MN3、MP3 為傳統架構的 CMOS 反 相器，電容 C1 與 C2 為升降壓電容。此電路 可提供上下擺幅為正兩倍至負一倍操作電壓 的數位訊號，驅動後方 CMOS 反相器電路以 達增速效果。 相較於[9][10]，我們整合前端的升降壓控
制電路，因此後端反相器電路不需分開控制， 可以將輸入訊號往正負方向同時放大，再以放 大後的數位訊號來驅動後端電路，PMOS 與 NMOS 驅動電晶體能夠同時接受到 2VDD 至 -VDD 三倍操作電壓的控制訊號。一方面加強 後方反相器電路的驅動能力，另一方面同時抑 制反相驅動電路的靜態消耗功率，使得原本只 有增加驅動能力的輸出電壓可以同時減少靜 態漏電流。此外，本計畫的設計中，減少了電 晶體使用的個數，降低寄生電容對電路造成的 額外功率消耗。 圖7 為型態一操作在 0.2V 下，10Mbps 傳 輸率下的隨機資料眼圖。 -VDD 2VDD -VDD 2VDD VIN VOUT C1 C2 INV VDD VDD MN1 MN2 MP2 MP1 MN3 MP3 圖6 型態一拔靴帶式反相器 Output ey e di agra m 0.93UI 圖7 使用型態一拔靴帶式中繼器的輸出眼狀圖 我們所提出的另一個電路，型態二拔靴帶 式反相器電路如圖7，與型態一類似，電晶體 MN1 與 MP1 負責電容的充放電，電晶體 MN2
與MP2 為開關，反相器 INV1、 INV2、 INV3
與電晶體MN3、MP3 為傳統架構的 CMOS 反 相器，電容 C1 與 C2 為升降壓電容。此電路 可提供上下擺幅為正兩倍至負一倍操作電壓 的數位訊號，驅動後方 CMOS 反相器電路以 達增速效果。 型態二拔靴帶式反相器電路，也具備部分 型態一的特色，將升降壓電路合併為一，後端 不再分開控制。將傳統放大至兩倍擺幅增強至 放大三倍的擺幅，一方面加強後方反相器電路 的驅動能力，另一方面同時抑制反相驅動電路 的靜態消耗功率。型態二更使用放大後的擺幅 輸出回授至前端升降壓電路，使得預充電流提 高並消除反轉電流所造成的雜訊。這樣的新設 計，首先解決了傳統拔靴帶式反相器電路，在 遭受反轉電流升降壓節點電荷流失問題；另外 大幅減短了內部電容預充放電時間，提升拔靴 帶式電路的操作速度。最後，本計畫的低雜 訊、低功率的拔靴帶式驅動電路僅使用了少數 的電晶體設計，減少寄生負載所造成額外的功 率消耗。 -VDD 2VDD -VDD 2VDD MN1 VIN VOUT C1 C2 INV1 VDD MN2 MP2 MP1 INV3 INV2 MN3 MP3 圖8 型態二拔靴帶式反相器 圖9 為型態二操作在 0.2V 下，10Mbps 傳 輸率下的隨機資料眼圖。
O u tp ut ey e d iagra m 0.86UI 圖9 使用型態二拔靴帶式中繼器的輸出眼狀圖 依據先前的文獻，目前尚無將拔靴帶式電 路應用於晶片內匯流排中繼器的設計，且各種 拔靴帶式電路的應用與操作環境皆不同。因 此，為了有公平一致的比較，本計畫中實現了 以四種拔靴帶電路組成的晶片內匯流排系統 [9][10]，我們將各種拔靴帶式電路應用在匯流 排系統的中繼器上，應用的環境如圖 10 的左 圖所示，每段傳輸線的長度為L，傳輸線系統 總長度為一公分，操作電壓為0.2 伏特。在此 我們規定各種情況下的輸出訊號上升與下降 時間不得超過0.15 個 UI。另外，我們考慮輸 出訊號的抖動，將輸入改為隨機訊號，並參考 SATA II 標準，規定輸出訊號的眼狀圖開口必 須大於0.7UI。 0.7UI Output Eye Diagram
0.7UI Output Eye Diagram L
BS INV BS INV BS INV
Total Length = 1cm L L
L
BS INV BS INV BS INV
Total Length = 1cm L L 圖10 拔靴帶式傳輸線系統的比較環境示意圖 0 10 20 30 40 50 60 70 80 90 00 0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 Length(um) 2008VLSI 1997JSSC Type1 Type2 圖11 為使用不同類型拔靴帶中繼器輸出上升與 下降時間比較 圖 11 為使用不同類型拔靴帶中繼器傳輸 線系統的輸出上升與下降時間比較，由結果可 得知，型態二拔靴帶式中繼器系統所需的轉態 時間較短，表現最佳；而 1997JSSC 拔靴帶式 中繼器系統所需的轉態時間最長。其中型態一 與 1997JSSC 的拔靴帶式電路，本身的升降壓 效果將受到短路電流的影響較為嚴重，因此當 傳輸線段長增加時，訊號的轉態時間變長，電 路產生的短路電流逐漸增加，導致拔靴帶式中 繼器的升降壓效果降低，中繼器的驅動能力也 逐漸下降，因此輸出的轉態時間將快速增加。 圖 12 為使用不同類型拔靴帶中繼器傳輸 線系統可達的操作資料率比較。由結果可看 出，傳輸線系統可操作的資料傳輸率與每線段 的長度呈反比關係。大致來說，型態二拔靴帶 式中繼器傳輸系統可達的資料傳輸率最高，表 現最好；而1997 JSSC 中繼器傳輸系統可達的 資料傳輸率最差。 0 10 20 30 40 50 0 1000 2000 3000 4000 5000 6000 7000 8000 9000 10000 Length per Segm ent (um)
2008VLSI 1997JSSC T ype1 T ype2 圖12 為使用不同類型拔靴帶中繼器傳輸線系統可達的 操作資料率比較 接著將各傳輸線系統以單位位元功率消 耗的形式做比較，在此的單位位元功率消耗的 計 算 方 式 為 功 率 消 耗 除 以 資 料 傳 輸 率 (Power/Data Rate)，單位為 pJ / bit，其值愈小 代表此系統表現愈好，兼顧了高速低功率的特
30 40 50 60 70 80 90 100 110 120 0 1000 2000 3000 4000 5000 6000 7000 8000 900010000
Length per Segment (um)
P o w er / D a ta ra te (1 0 -3 p J /b it ) 2008VLSI 1997JSSC Type1 Type2 圖13 為使用不同類型拔靴帶中繼器傳輸線系統單位位 元功率消耗比較圖比較 而在pJ / bit 指標上的表現，在相同的資料傳輸 率下，型態二拔靴帶式匯流排系統的功率消耗 最低，因此pJ / bit 的值最小，表現最佳；而型 態一拔靴帶式匯流排系統的表現也優於使用 JSSC97 與 VLSI08 的設計；而 VLSI08 拔靴帶 式匯流排系統的靜態功率消耗過大，造成pJ / bit 的值大於其他類型的匯流排電路，為此拔 靴帶式電路最大的缺點。
On- Chip Bus
Test Circuit Decoupling Capacitors 957.54um 77 5 .8u m 圖 14 晶片佈局圖 本計畫使用 UMC 90nm 製程來實現所設 計的電路，晶片佈局如圖 14 所示。晶片佈局 的總面積為958μm × 776μm。其中匯流排傳輸 系統的佈局面積為，572μm × 307μm；測試電 路的佈局面積為566μm × 102μm。 依據先前文獻，並無次臨界區晶片內部匯 流排的設計，亦無使用拔靴帶式電路做為匯流 排中繼器的設計。此外考量各種拔靴帶式電路 文獻，所應用的操作環境與製程的不同，為了 有較公平一致的比較結果，及突顯各種拔靴帶 式中繼器的優缺。在本設計中實現了以四種拔 靴 帶 式 電 路 為 中 繼 器 的 晶 片 內 部 匯 流 排 系 統，模擬結果的比較方式分為兩部份：第一種 比較方法為固定將傳輸線切割為十段，傳輸線 的全長為10mm，因此每小段的長度為 1mm。 在固定長度後，比較各傳輸線系統所能達到的 資料傳輸率、功率消耗，以及在pJ / bit 指標上 的表現，比較結果如表格一所示。 表格一拔靴帶式匯流排比較表(固定切割線段長) 由表格一的比較結果得知，在固定切割線 段長為 1mm 的情況下，本計畫所設計的型態 二拔靴帶式匯流排電路，可操作的傳輸資料率 為30Mbps，表現最佳；而 pJ/bit 的值最小，以 上結論代表了型態二拔靴帶式匯流排電路兼 具了高資料傳輸率與低功率消耗的優點。至於 型態一拔靴帶式匯流排電路，雖然操作資料傳 輸率只達5Mbps，但在 pJ/bit 的表現上，也仍 優於先前的文獻。而使用VLSI2008 文獻的拔 靴帶式匯流排電路，雖然最高的資料傳輸率可 達 15Mbps，但因為此電路的靜態功率消耗過 大，導致此電路在pJ/bit 的表現上最差。 第二種比較的方式為：改變傳輸線切割的 線段長，使每種型態的拔靴帶式電路的最高可
JSSC97[9] VLSI08[10] Type1 Type2
Supply
voltage 0.2V 0.2V 0.2V 0.2V
Data rate 5Mbps 15Mbps 5Mbps 30Mbps
Power 0.28uW 1.08uW 0.27uW 1.32uW
Total
length 1cm 1cm 1cm 1cm
Segment
Length 1mm 1mm 1mm 1mm
操作資料傳輸率為5Mbps。當操作在一致的資 料傳輸率之條件下，進而去比較各拔靴帶式匯 流排電路的資料傳輸率、功率消耗，以及在pJ / bit 指標上的表現，比較結果如表格二所示。 型態一與JSSC97 拔靴帶式匯流排電路的操作 極限約為5Mbps，因此選擇此操作資料傳輸率 作為比較基準。 表格二 拔靴帶式匯流排比較表(固定資料傳輸率)
JSSC97[9] VLSI08[10] Type1 Type2
Supply
voltage 0.2V 0.2V 0.2V 0.2V
Data
rate 5Mbps 5Mbps 5Mbps 5Mbps
Power 0.217uW 0.303uW 0.205uW 0.191uW
Total length 1cm 1cm 1cm 1cm Segment Length 3mm 4mm 4mm 8mm pJ / bit 43.5 60.6 41.0 38.2 由表格二的模擬結果顯示，在資料傳輸率 為5Mbps 的要求之下，JSSC97 的拔靴帶式匯 流排系統中，每一級中繼器可推動長度為3mm 的傳輸線負載；[10]與本計畫所設計的型態一 拔靴帶式中繼器系統，其中繼器可推動的長度 為 4mm；而型態二拔靴帶式中繼器則可驅動 的傳輸線負載可達 8mm，為所有類型拔靴帶 式匯流排系統中的最佳表現。 五、結論與討論 本計畫在期中的報告中完成了超低功率 晶片內部匯流排系統，電路的工作電壓小於電 晶體的門檻電壓，大幅減少了電路的功率消 耗。為了解決低操作電壓下，電晶體的效能低 落與受製程變異的影響嚴重，本計畫使用拔靴 帶式電路驅動中繼器，增加小額的功率消耗即 可大幅增加傳輸線系統的工作速度，以達到高 速低功率消耗的目標。 在拔靴帶式電路方面，本計畫設計了兩種 全新的拔靴帶式電路，以簡單的電路技巧，就 可解決的先前文獻所遭遇到的非理想效應，除 了改善拔靴帶式電路升降壓的效果之外，更降 低了拔靴帶式電路在高速工作時所產生的雜 訊，使拔靴帶式電路更貼近實際應用。 此外，為了與先前文獻的拔靴帶式電路有 較公平一致的比較，本計畫使用UMC90nm 的 製程實際佈局了以其他拔靴帶式電路文獻為 中繼器的傳輸線系統，並且完成了一次下線。 無論是佈局前與佈局後模擬，都顯示了本計畫 所提出的拔靴帶式傳輸線系統有較好的表現。 再者，在低電壓環境下工作的電路，極容 易受到製程變異所影響，根據本計畫設計的結 果，可以得知電路操作速度的差異可達三十倍 之多，若要將製程變異下所有的corner 皆設計 到符合預期的操作速度，勢必將造成過多在硬 體上的浪費。未來，本計畫將融入電壓與頻率 調整技術DVFS 的技術，藉由調整系統的工作 電壓、工作頻率來最佳化功率消耗。 六、參考文獻
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