亞 東 技 術 學 院 * 作者為亞東技術學院電子工程系助理教授。 ** 作者為亞東技術學院電子工程系學生。
CMOS 電荷幫浦升壓轉換器之設計與實作
李民慶
*葉庭嘉
**嚴紹祖
**楊兹如
**摘要
CMOS 電荷幫浦升壓轉換器，擁有電路簡單低成 本，將低輸入電壓源轉換成高輸出電壓源之特性，已 成多數混合訊號積體電路中電源管理模組之一有效 方式，為更進一步提升整體效率;本文針對組成一 CMOS 電荷幫浦升壓轉換器之架構單元:參考電壓 源、誤差放大器、比較器、緩衝器、核心電荷幫浦升 壓電路及分壓回授電路之設計加以分析討論，最後利 用 TSMC 0.35um 2P4M 製程技術模擬，設計完成一 晶 片 面 積 為 0.984×
0.984mm
2 ， 功 率 消 耗 約 12.9mw，供應電壓可從 1.6V 至 2V，最大輸出負載 電流 10mA，輸出參考電壓可穩定在 3V 之電荷幫浦 升壓電路。 關鍵詞：電荷幫浦、比較器、緩衝器、單增益頻寬壹、 前言
在目前的電子產品中，不論是消耗性或是可攜式 電子產品，都朝向攜帶方便、短小輕薄應用功能多元 化的趨勢，其相對的製程也就需要越來越小，但應用 功能多元化，例如：被動式 Tag RFID 內部所需要的 電源以及太陽能電池所需要的電壓都是由輸入低電 壓產生高輸出電壓，故需要一個升壓電路並產生穩定 輸出電壓電路，以提供混合訊號積體電路各種不同電 源電壓之功能。通常 CMOS 電荷幫浦(Charge pump)升壓電路係
利用兩條不同路徑對電容充放電使輸出達到預定的 電壓，再經由電阻分壓回授電路產生一個穩定的輸出 電壓，近年來 CMOS 電荷幫浦升壓電路，因為輸入 電壓較低，而較高的輸出電壓，故電荷幫浦升壓電 路，成為低功率穩壓電路的主流，本文首先針對組成 一 CMOS 電荷幫浦升壓電路架構單之加以分析與設 計。
貳、 電荷幫浦升壓轉換器
本文主要是設計利用一個參考電壓源與負回授 分壓方式接上誤差放大器(Error amplifier)輸出到電 荷幫浦(Charge Pump)電路產生回授機制達成將輸出 電壓固定在一個所預期的數值，而不會受到負載的差 異影響輸出電壓改變之一電荷幫浦穩壓器(Charge Pump Regulator)，此電路的輸入範圍 1.6~2V，輸出固 定 為 3V 。 圖 1 為 一 電 荷 幫 浦 交 換 式 電 容 (switched-capacitor)電壓技術之 CMOS 升壓式電路， 首先是利用電荷幫浦內部的 Non-overlap 將 4 個輸出 端分別接到電荷幫浦的開關，再利用交換式電容充放 電技術使輸出電壓升壓，輸出端再接迴授電阻分壓， 分壓後跟參考電壓源比較送進誤差放大器(Error Amp) 差值放大，產生負回授機制使整體電路達成穩定的輸 出電壓[1]。 當輸入電壓或負載改變時，會造成輸出電壓的改 變，而將輸出電壓迴授分壓，再送入誤差放大器，誤 差放大器輸出控制 charge pump 的切換開關，使得電荷幫浦執行正確的切換路徑，再經由電容充電將輸出 電壓升至輸入電壓，以穩定輸出電壓。 Vref Error amplifier Charge Pump R7 R8 圖 1.電荷幫浦升壓轉換器之示意圖 1. 電荷幫浦(charge pump) 本文設計之電荷幫浦(Charge Pump)升壓電路如 圖 2 所示，輸入電壓範圍 1.6V~2V，理論輸出電壓範 圍為 3.2V~4V，為基本倍壓電路，但由於 M16~M19、 M22~M24 上的本身的內阻會產生壓降，所以實際輸 出電壓範圍會與理想輸出電壓範圍不盡相同[1]。此電 路之動作原理:首先 M23、M18、M19 會因為 Vb1 Clock 為 High 時導致 MOS M19、M23 先啟動，產生 電流通過此路徑，而路徑上的
C
FLY電容會先儲存電 壓至V
BAT等待另一時脈的啟動，當時脈在切換時，在 啟動 M17、M24，而原先儲存的電容電壓會加上本路 徑上的V
BAT可使輸出電容電壓升高至原先輸入電壓 的兩倍，而圖 2 之 M18 的閘級電壓為 error amplifier 的輸出電壓供給，並判斷時脈的啟動，此電路架構為 電荷幫浦升壓電路。 CFLY CL VBAT M14 M15 M16 M17 M18 M21 M19 M20 M22 M23 M24 Vout LOAD I 21 vb 11 vb 1 vb 2 vb 2 vb 2 out V 11 vb 圖 2.電荷幫浦(Charge Pump)升壓電路以下為推導
C
FLY電容和I
LOAD(max)(最大負載電流)之關係式： 設 SW FLY osc
C
R
F
•
•
•
=
2
1
β
(2-1) 充電週期(φ
1)C
FLY之電壓)
1
(
)
(
2 2 1 β −−
•
−
−
+
=
V
V
V
V
e
V
out BAT (2-2) 放電週期(φ
2)C
FLY之電壓)
1
(
)
(
1 1 2 β −−
•
−
+
=
V
V
V
e
V
BAT (2-3) osc LOAD FLYF
I
V
V
C
Q
=
•
−
=
∆
(
2 1)
(2-4) 1 2V
V
V
CFLY=
−
∆
(2-5) CFLY osc LOAD FLYV
F
I
C
∆
•
=
(2-6))
1
(
)
1
(
2
β β − −−
+
•
•
−
•
=
e
e
C
F
I
V
V
FLY osc LOAD BAT out (2-7)Q
∆
為C
FLY電容上的總電荷[如式(2-4)]、F
osc為 切換開關頻率[如式(2-1)、(2-5)、(2-6) (2-7)]、V1 為 電容充電至 VBAT 以及 V2 為放電至 VOUT-VBAT 的 電壓[如式(2-2)、(2-3)、(2-4)、(2-5) ]，以理想上來說 電容充電應該充到電荷飽和為止，如圖 3 所示，因為 有 RSW 的影響，R
SW為充放電路徑上的開關電阻和 電容器的等效串聯電阻，所以無法達到理想的電壓 [2]。 2 φ 1 φ V2 V1 VBAT VOUT-VBAT time FLY C Voltage 圖 3.寄生電阻(RSW)與電容(CFLY)電壓限制關係圖 由上(2-7)式可得最大負載電流，如下式所示：) 1 ( ) 1 ( ) 2 ( ) ( β β − − + − • • • − • = e e C F V V
ILOADMAX BAT REF osc FLY (2-8) 電荷幫浦升壓電路之輸出電壓 Vout，為
I
LOAD之 函數，由上式可知，當ILOAD>ILOAD( MAX)，則此電荷幫浦升壓電路，則無法維持穩定之輸出電壓值，如下 圖 4、5 所示： LOAD I out V ( ) ( ) 1 2 1 e ILOAD VBAT F CFLY e OSC β β − + • − • − • − 2 ILOAD VREF GM − • ( ) ILOAD MAX = ( ) (1 ) (2 ) 1 e VBAT VREF FOSC CFLY e β β − − • − • • • − + 圖 4.可維持調整(穩定)輸出電壓與
I
LOAD之關係圖 ( ) LOAD I MAX 2 4 REF SW VBAT V R • − • 1 4•RSW (2 V VREF) F CFLY BAT OSC • − • • FOSC•CFLY 圖 5.保持穩壓輸出的最大負載電流與Fosc •CFLY 之 關係圖 由圖 5 可知，當 ) 2 ( 1 FLY osc SW C F R • • << ，則式(2-9) 為最大負載電流： FLY osc REF BAT LOADV
V
F
C
I
<
(
2
•
−
)
•
•
(2-9) 而為當 ) 2 ( 1 FLY osc SW C F R • • >> ，又 fly sw osc C R f • = 1 ， 則最大負載電流，如下式所示， (4R
SW是因為有四 個R
SW為充放電路徑上的開關電阻和電容器的等效 串聯電阻)。 sw REF BAT MAX LOADR
V
V
I
•
−
•
=
4
)
2
(
) ( (2-10) 2. 比較器(Comparator) 為 避 免 本 文 之 電 荷 幫 浦 升 壓 轉 換 器 電 路 之 PMOS 之 Body(Bulk)端之電位比輸入電壓高，而損壞 PMOS 晶體，且為避免 Non-overlap Buffer 有閂鎖 (latch-up)現象，所以需一比較輸入電壓與輸出電壓之 比較器(Comparator)，如下圖 6 之電路，選擇其中之 一電壓為供給 PMOS 及 Non-overlap Buffer 之供應電 源電壓。在圖中 M14~M17 之 Body 端接限流電阻， M22~M24 為 NOR 邏輯閘是為了一開始不讓比較器 有任何的電流，因為先令 Vpu 為一門檻電壓，而當 輸入電壓比輸出電壓高時，M4~M6 的 G 端為高電位 導通，使得供應電壓的電流流向 NOR 閘，也讓 M5、 M6 導通去跟反相器作反向，使 M14~M17 的汲-源極 判斷出為輸入電壓，反之，當輸入電壓比輸出電壓低 時，M4~M6 的 G 端為低電位關閉，使 M14~M17 的 汲-源極判斷出為輸出電壓，再將比較出來的電壓送 至 Non-overlap Buffer 的供應電壓，這樣 Buffer 的供 應電壓就不需要外加供給並且 buffer 的時脈接去電荷 幫浦(圖 6)的 M15、M17、M20、M22、M23、M24 運作[1]。 Vpd vpu vdd vbat vbat M22 M23 M24 M25 M1 M2 M7 M8 M9 M10 M11 M12 M13 M4 M3 M5 M6 M18 M19 M20 M21 vbat vout vout vbat vhi2 vhi1 M17 M16 M15 M14 圖 6.比較器電路 3. 非重疊緩衝器(Non-overlap Buffer) 圖 7 之電路為 Non-overlap Buffer, 顧名思義就是 個 Buffer，用來選擇和驅動充電與放電路徑之 Power MOS 的電路，因為流經 Power MOS 的電流較大， MOS 尺寸(size)相對的也較大，需要有較強的驅動能力才能完全推動 Power MOS。 當 Vin 為高電位時，VB2 為低電位，M3、M6 開啟，VB1 被驅動為高電位，VB21 被驅動為高電位， VB11 被驅動為低電位，而當 Vin 為低電位時，VB2 為高電位，M3、M6 關閉，M5、M8 開啟，VB21 為 低電位，VB11 為高電位，M4 開啟，這時 VB11、VB21 為低電位，所以 Power PMOS 驅動[3]。 Vin Mi1 Mi2 Mi3 Mi4 Mi5 Mi6 M3 M4 M5 M6 M7 M8 Mi7 Mi8 Mi9 Mi10 Mi11 Mi12 Mi13 Mi14 Mi15 Mi16 Mi17 Mi18 VB2 VB1 VB21 VB11 圖 7.Non-overlap Buffer 4. 線電壓調節率(Line Regulation) 當輸入電壓在工作範圍內改變會使得輸出電壓 跟著變動的變化率，即為線電壓調節率。從下圖 8 可 看出輸出電壓的變化是由於輸入電壓的變動，如式 (2-11)所示： in OUT
V
V
L
∆
∆
=
Regulation
ine
(2-11) Time V 圖 8.線電壓調節率 5. 負載調節率 (Load Regulation) 輸出電壓會因為負載的改變而改變，故負載電流 變動會影響輸出電壓的改變，而輸出電壓變動量與輸 出負載電流變動量的比值稱為負載調節率，如式(2-12) 所示： out OUT I V L ∆ ∆ = Regulation oad (2-12) 6. 暫態響應(Transient Response) 當輸出穩定後，我們將負載瞬間抽一大電流，此 時電荷幫浦電路反應不及造成無法及時提 供負載端 足夠的電流，如圖 9 中的 T1，此時輸出電容將會提 供負載所需的電流；使輸出慢慢穩定回我們理想的輸 出電壓值，如圖中的 T2，此穩定時間我們稱之為 Transient Response。 反之，當負載變化到輕載時，會有一個暫態電壓 變化，也就是T
3的反應，接著迴授網路感測到電壓 的變化，整體閉迴路做穩定的動作，就是T
4的反應。 Time Vout 1 T 2 T 3 T 4 T 圖 9.暫態響應 7. 功率效率(Power Efficiency) 輸出功率(輸出電流乘上輸出電壓)和輸入功率 (輸入電流乘上輸入電壓)的比值我們稱為功率效率 (Power Efficiency)，如式(2-13)表示：out out
100%
in inI
V
Power Efficiency
I
V
×
=
×
×
(2-13) 由於本文使用交換式電容技術，若欲提升功率效 率，必須使得各個 Power MOS 電晶體內的阻抗越小 越好，因為要讓此路徑的電流完整的通過 MOS；此 外開關在做切換時，也會造成功率耗損。參、 運算(誤差)放大器之設計
為使本電荷幫浦升壓轉換器具有快速之暫態響 應，具有高精確穩定輸出，本文使用具高增益、高輸 入共模範圍之 PMOS 雙級式運算放大器(OPA)架構， 如圖 10 所示，第一級由擁有抗雜訊的能力之 MP4、 MP5 和 MN1、MN2 電流鏡負載組成差動輸入級，與 第二級的 MP3、MN3 共源級放大級，另外在第一級 輸出和第二級的迴授路徑之間，加入一個 PMOS 米 勒補償電容，作為頻率補償保證運算放大器在不同負 迴授量之下，電路均能穩定操作[4]。 Vin 圖 10.PMOS 雙級式運算放大器 針對 PMOS 雙級式 OPA 架構，歸納其中所需要 設計考量的參數如下： 1. 低頻增益 (DC Gain) 低頻增益是指整個運算放大器的放大倍率，一般 都以 dB 來表示[8]， First–stage Gain：A
V1=
−
g
m,p4(
r
o,p5//
r
o,n2)
(3-1) Second–stage Gain：A
V2=
−
g
m,n3(
r
o,p3//
r
o,n3)
(3-2)
2. 單增益頻寬 (Unit Gain Bandwidth)
即運算放大器能正常處理 之訊號的頻率有多 寬，簡單說就是在此段頻率工作時訊號有放大的效 果，通常頻率響應中，運算放大器之極點或是零點對 其影響非常的重大。 + + = C n m n ds p ds n ds p ds V V C g g g g g A A GB 3 , 3 , 3 , 2 , 5 , 2 1 ) )( ( ) ( . (3-3)
3. 輸入共模範圍 (Input Common Mode Range)
若要讓 OPA 能當作放大器使用時，必須讓所有 MOS 都維持在飽和區，當輸入範圍越小，可能導致 OPA 的功能運作不正常，反之越大，更可確保 OPA 的運作正常[5]。以下式(3-4)為輸入的最小值，式(3-5) 為輸入的最大值， 4 , 1 , 1 , min , 1 thn dsn tp p in
V
V
V
V
≥
+
−
(3-4) 4 , 2 , max , 1 DD ds p sgn inV
V
V
V
≤
−
−
(3-5) 由(3-4)式和(3-5)式可得輸入共模範圍： 4 , 2 , 4 , 1 , 1 ,n dsn tpp ICM DD sdp Sgn thV
V
V
V
V
V
V
+
−
≤
≤
−
−
(3-6) 4. 相位邊限 (Phase Margin) 相位邊限(PM)為當增益大小在 0 dB 時，相位距 離 180 度還有多少的角度，作為判斷系統是否穩定的 重要因素，測量相位邊限為極重要的設計考量，OPA 之頻率響應最主要是由電路之整體增益函數之 pole 和 zero 所影響導致的，當第一個主極點(dominant pole) 出現時會使增益衰減 20dbdecode，而相位也會由 0 度變為-45 度，若第 2 個 pole 出現的位置大於 10 倍 頻時，相位會由-90 度繼續往下掉，使相位會成為-135 度，由圖 11 所示意，若持續往下掉至-180 度後，使 電路變為正回授，電路將導致不能正常工作而震盪。 一般較穩定的放大器設計範圍為 45~60 度，低於 45 度或高於 60 度時，則會影響 OPA 之 settling time[5]。0
圖 11.Phase Margin 示意圖
雙級式 OPA 需在第一級輸出與第二級輸出之間 加上米勒電容作為補償，將主極點往低頻移動，第一 非主極點往高頻移動，產生極點分離(pole splitting) 的效果，以達到補償的目的，如圖 12 所示[6]： F ( 圖 12.補償後極點分離之變化
肆、 參考電流源電路
M 圖 13.參考電流源電路 電流參考電路定義為與供應電壓及環境溫度成 獨立關係的電流偏壓電路，本文將使用到如圖 13 之 Low-Voltage Current mirror 電路來實現參考電流源電 路，由 M1、M6、M7、M8、M9、M14 為電路操作 之適當偏壓，另外因電流鏡使得兩邊電流相等，假設 2 3 , 3(
)
)
(
2
1
t n GS ox n AV
V
L
W
C
I
=
µ
−
(4-1) 2 2 , 2( ) ) ( 2 1 t n GS ox n B V V L W C I =µ
− (4-2) B A I I = ，從克希荷夫電壓定律得知：R
I
V
V
GS,n2=
GS,n3+
B (4-3) R I L W C I L W C I B ox n A ox n B = + 3 2 ( ) 2 ) ( 2 µ µ (4-4) 2 2 3 2 3 1 ) ( ) ( ) ( 2 − • = L W L W R L W C I ox n B µ (4-5) 從上式(4-5)發現當R
越大電流越小，反之則越大。 − • = 1 ) ( ) ( ) ( 2 2 2 3 3 L W L W I L W C R B ox n µ (4-6) − • = 1 ) ( ) ( 2 2 3 3 L W L W g R m (4-7) − • = 1 ) ( ) ( 2 2 3 3 L W L W R gm (4-8) 由上式(4-8)發現其g
m與供應電壓及環境溫度成 獨立關係，所以它能夠用來當作穩定的電流源[8]。 一般來說偏壓電路在啟動時有可能讓所有電晶 體的電流都為零，導致整個電路無法動作，為了防止 這種情況不會發生，偏壓電路一般都會使用啟動電 路，主要工作就是當它的電流為零時，啟動電路能使 電路開始動作，所以參考電流源電路必須加上啟動電 路(Start Up)，以提供電路的工作點，跳開原點，整體 電路開始動作時，啟動電路就會關閉，圖 13 之 M15~M18 形成 start up 電路[10]。伍、 晶片佈局考量
Layout 使用的製程不同，各材料的線距大小，面 積等限制也就不同，依照 Design Ruler 的規定，線寬 則是要考慮 electromigration(電遷移)效應和面積上做 斟酌，而線的材料垂直與水平的走向用不同層的材 料，這樣比較整齊一致比較好牽線又不會繞線。數位 是利用由拉路徑找尋出最簡路徑來省面積與線長； MOS 要畫在 VDD 與 GND 兩條 Body 之間。 在 Layout 電路的元件擺放位置，需要讓 MOS 與 MOS 之間間距為 minimize，且 MOS 之間的連線路徑 盡可能為最短路徑，使線路上的寄生電容與寄生電阻 盡量減小，則產生的效應對電路的影響可降至最低。 從 0.35um 製程參數裡面可以找到電阻的相關參數，當然每個製程參數的數值不盡相同，所以當設計 者以及 Layout 者也必須了解到製程參數的影響，通 常在佈局電阻時，設 W=1，因此剩下調整 L 為多少 由設計者自行決定，從中也發現到電阻值越小，其串 聯起來，產生的電阻值較趨近於原來的設計值，雖然 有這個好處，但是相對的面積也會增加許多，因此須 斟酌考量。此外也需要考慮到交叉對稱性的問題，還 有串聯顆數和各個電阻的間距都要注意，因為在佈局 電阻時，一樣會有雜訊的問題，所以在電阻加上 RP dummy 減少雜訊的干擾，另外 poly 所佔的面積很 大，導致有寄生電阻的影響，所以在佈局電阻時要特 別注意不匹配造成電路的影響[8]。
Power MOS 的佈局法是採用 Yama 的畫法，可使 面積大大的減少許多，也可以達到匹配的效果，更可 以讓效能大大的提升[9]。
本文設計之 CMOS 電荷幫浦升壓轉換器的完整 電路：包含一個電荷幫浦之倍壓電路、一個 BULK(判 斷電壓高低)，一個 Non-overlap Buffer(一對四的緩衝 器)、一個 Cascode Current References(參考電流源)、 一個 Error Amplifier(誤差放大器)、以及分壓迴授電 阻，當迴授電壓大於 參考電壓時，誤差放大器就會控 制輸出電晶體流出的電流減小，以降低輸出電壓，反 之亦然，故輸出電壓就可以一直控制在一個準確的穩 定電壓位準，電路詳圖如圖 14 所示，而其整體電荷 幫浦升壓轉換器之實際佈局圖如圖 15 所示。 圖 14.CMOS 電荷幫浦升壓轉換器之電路詳圖 Chip Size：0.98475*0.984mm2 (晶片面積；mm2) Power Dissipation：28.4mW (功率消耗；mW) 圖 15.整體 CMOS 電荷幫浦升壓轉換器之佈局圖
陸、 實驗模擬結果
本文利用 TSMC 0.35um CMOS 製程模擬分析上 節設計之 CMOS 電荷幫浦升壓轉換器，分別對五種 Conner 製 程 技 術 ， 經 前 模 擬 (pre-sim) 與 後 模 擬 (post-sim)之比較結果，列舉於下。三種 Conner 之輸入電壓範圍(Input Voltage Range)： 由圖 16,17 顯示，本升壓轉換器當輸入電壓 1.6V 到 2V 間，分別在 pre-sim 與 post-sim，於不同三種 Conner 製程技術，輸出電壓均可穩定在 3V。 圖 16. Vin=1.6V 時，(Pre-sim: 粉紅(FF)、咖啡(TT)、 紫色(SS)，Post –sim: 紅(FF)、藍(TT)、綠(SS)) 之輸出電壓。
圖 17. Vin=2V 時，(Pre-sim: 粉紅(FF)、咖啡(TT)、紫 色(SS)，Post –sim: 紅(FF)、藍(TT)、綠(SS)) 之輸出電壓。 由上兩圖可知，本實作之電路當輸入電壓啟動一 瞬間，升壓轉換器之輸出電壓約在 2ms 以內，即可穩 定在 3V。 輸出電壓之線性調節(Line Regulation) 由圖 18 可以看出當 8ms 時之電路輸入電壓 1.6V 升至 2V 之輸出電壓，對於輸出端的影響；則在當 15ms 之電路輸入電壓 2V 降至 1.6V 之輸出電壓，對 於輸出端電壓的影響，在此算出當輸入範圍變動時， 輸出電壓變動的影響，所以線性調節率公式如下： Pre-sim： V mV Line 3.69 / 6 . 1 2 2 998969 . 2 001624 . 3 2 99965 . 2 003895 . 3 = − + − + = Post-sim： V mV Line 16.9 / 6 . 1 2 2 994521 . 2 996116 . 2 2 999263 . 2 004970 . 3 = − + − + = 圖 18.Vin=1.6~2V( 綠 色) 時， (Pre-sim: 紅 色 (TT) ， Post –sim: 藍色(TT))之輸出電壓。 輸出電壓之負載調節(Load Regulation) 由圖 19,20,21 顯示，在輸出電壓 3V 時，抽取一 瞬間的電流，皆穩在 3V。 Pre-sim 結果: 粉紅(FF)、咖啡(TT)、紫色(SS)。 Post -sim 結果: 紅(FF)、藍(TT)、綠(SS)。 圖 19. (Vin=1.6V、load=1mA) 由圖 19 可以看出當電路輸入電壓在 1.6V 時，在 9ms 時，加入負載 1mA 時(由輕負載到滿負載時)，對 於輸出端電壓的影響；則在 10ms 時(由滿負載到無負 載時)，對於輸出端電壓的影響，在此算出輸入 1.6v 時，由輕載到重載的負載調節 率，所以負載調節率公 式如下： Pre-sim： mV mA mA Load 2.772 / 1 998525 . 2 001297 . 3 6 . 1 = − = Post-sim： mV mA mA Load 25.691 / 1 70195 9 . 2 2.995886 6 . 1 = − = 圖 20. (Vin=2V、load=1mA)
由圖 20 可以看出當電路輸入電壓在 2V 時，在 9ms 時，加入負載 1mA 時(由輕負載到滿負載時)，對 於輸出端電壓的影響；則在 10ms 時(由滿負載到無負 載時)，對於輸出端電壓的影響，在此算出輸入 2V 時，由輕載到重載的負載調節率，所以負載調節率公 式如下： Pre-sim： mV mA mA Load 5.629 / 1 999161 . 2 004790 . 3 2 = − = Post-sim： mV mA mA Load 7.404 / 1 998821 . 2 006225 . 3 2 = − =
圖 21. Load regulation (Vin=2V、load=10mA)
由圖 21 可以看出當電路輸入電壓在 2V 時，在 9ms 時，加入負載 10mA 時(由輕負載到滿負載時)， 對於輸出端電壓的影響；則在 10ms 時(由滿負載到無 負載時)，對於輸出端電壓的影響，在此算出輸入 2V 時，由輕載到重載的負載調節率，所以負載調節率公 式如下： Pre-sim： mV mA mA Load 0.9641 / 10 996171 . 2 005812 . 3 2 = − = Post-sim： mV mA mA Load 0.8975 / 10 995880 . 2 004855 . 3 2 = − =
柒、 結論
將上節實驗之電荷幫浦升壓轉換器重要特性參 數結果，整理列表在表 1。 由表 1 可知ㄧ個 CMOS 構成之電荷幫浦升壓轉 換器，輸入電壓由 1.6V 至 2V，輸出電壓維持在 3V， 負載電流由 0 至 10mA 變化，其負載調節率為 0.8975mV/mA，線電壓調節率為 16.9262mV/V，消耗 功率 28.441mW。表 1 CMOS 電 荷幫 浦 升 壓轉 換 器(CMOS Charge Pump Boost Converter)特性參數
Parameter spec Pre-sim Post-sim
Supply voltage 1.6V~2V 1.6V~2V 1.6V~2V
Power
dissipation(2V) <50mW 26.886mW 28.441mW
Output Current 0mA to
10mA 0mA to 10mA 0mA to 10mA Output Voltage 3V 3V 3V Line Regulation <50mV/V 3.69125mV/V 16.92625mV/V Load
Regulation <50mV/mA 9.299mV/mA 0.8975mV/mA
Power efficiency(2V) >60% 75.4% 64.6% CMOS 電荷幫浦升壓轉換器的誤差放大器可用 其他的架構，例如：誤差放大器與參考電壓源可組合 成一個帶差參考電路來驅動電荷幫浦內的 MOS，但 換此架構可能會使 Layout 面積變大或是外掛的被動 元件太多使 PCB 版面積太大以消耗電流太大，亦或 是要如何提高電荷幫浦升壓轉換器的效能，以及如何 把輸出的漣波電壓降低並減小不必要的損失功率，這 些都是值得再深入探討的課題。
參考文獻
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Design and Implementation of CMOS Charge Pump Boost Converter
Min-Chin Lee
*Ting-Chia Yeh
*Shao-Zu Yen
*Zth-Ru Yang
*Abstract
A CMOS charge pump boost converter with simple circuit structure and low cost has become a compact power supply for the power management of the most mixed–signal integrated circuits. To improve the power conversions efficiently, in this paper, the main components within charge pump boost converter consist of the reference voltage source, error (OP) amplifier, comparator, buffer, the core charge pump circuit and divider feedback circuit are analyzed and discussed in detail. The CMOS charge pump boost converter has been fabricated with a standard TSMC 0.35um 2P4M process. Experimental results show that the chip area is 0.984
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0.984mm , power dissipation about 12.9mW, can 2operate with input supply voltage from 1.6V to 2V, can provide 10mA maximum load current, and output voltage regulated at 3V.
