以 Bi-CMOS 主動負載差動放大器為設計基礎的 UHF 鎖相迴路 之模擬

以Bi-CMOS主動負載差動放大器為設計基礎的UHF鎖相迴路 之模擬

林明信 蔡澈雄 甘廣宙

崑山科技大學電子工程系 崑山科技大學電子工程系 崑山科技大學電子工程系 [email protected] [email protected] [email protected]

摘要

在此篇論文中，我們是以 Bi-CMOS 主動負載 差動放大器來設計壓控振盪器(VCO)，並且運用在 鎖相迴路(PLL)中，我們使用差動放大器的高輸入阻 抗，高輸出阻抗和高電壓增益特性建立一個振盪 器，這樣的 Bi-CMOS 主動負載差動放大振盪器是 由 差 動 放 大 器 串 接 兩 個 Inverter 。 並 且 將 兩 個 Inverter 的輸出各別接到放大器對稱結構的輸入，輸 出的波形大部分傾向於正弦波，而NMOS 電晶體的 W/L 值、PMOS 電晶體的 W/L 值、和 CMOS Inverter 的W/L 值用來決定電路輸出頻率的快慢。

並 且 用 實 驗 結 果 證 明 這 樣 的 振 盪 器 是 有 用 的，再將此振盪器運用上鎖相迴路(PLL)中。

關鍵詞：鎖相迴路(PLL)、壓控振盪器(VCO) 、差 動放大器(Differential Amplifier)

Abstract

In this thesis, we present an oscillator mainly composed of a Bi-CMOS active load differential amplifier and we the use the oscillator to implement PLL (Phase Locked Loop) circuit. The differential amplifier has advantages of high input impedance、

high output impedance and high voltage gain. We use those advantages to build up an oscillator. Such a Bi-CMOS active load differential amplifier oscillator is serially connected two inverters on the outputs of differentiator amplifier. And these two Inverters outputs are connected to the differential amplifier inputs. The output waveforms are almost sine waves.

NMOS W/L value, transistor PMOS W/L value and CMOS inverters time delay will decide oscillator output frequency.

Experimental results prove such an oscillator is useful and can be applied on PLL circuit design.

Keywords— phase locked loop (PLL), voltage controlled oscillator (VCO), differential amplifier.

1. 前言

鎖相迴路在現今無線通訊、通信系統及數位電 路中都有相當廣泛的運用，如通訊系統中需要鎖相

迴路來作為系統同步與時脈復原或資料復原以及 頻率合成，也有用來做切換頻道的應用(Frequency Synthesizers)，以及用來做頻率信號的解調和調變 (Demodulation and Modulation)，因此鎖相迴路在廣 泛的系統應用中有其重要性。

在無線通訊的領域中，鎖相迴路也能運用在許 多方面上例如：無線麥克風系統、數位廣播系統 中，以無線麥克風系統來說，因為近來的專業音響 工程中，需要同時使用無線麥克風系統的數量越來 越多，石英控制的機種固然有其獨特的優點，但是 要具有多頻道能夠隨時快速改變頻率，選擇更多可 同 時 使 用 互不 干 擾 的 頻道 及 避 免 雜訊 干 擾 的 要 求，成為當今專業機種需求的必要條件。無線麥克 風系統所使用的頻帶範圍分為VHF 與 UHF 兩種頻 帶，由於 VHF 頻帶的屬於低頻且雜訊較多，所以 在UHF 頻帶方面主流架構已蔚為時尚。

而鎖相迴路架構如圖一是利用負回授的方式 來控制所產生回授訊號的相位與參考訊號的相位 一致，當電路已達到鎖定狀態時，此時回授訊號的 頻率與參考訊號的頻率相同，即可稱為之，其架構 可概分為五部分：相位頻率偵測器(Phase Frequency Detector，PFD)、充電幫浦(Charge Pump，CP)、電 壓 控 制 振 盪 器(Voltage-Controlled Oscillator ， VCO)、低通濾波器(Low-Pass Filter，LPF) 和頻率 除頻器(Frequency Divider，FD)。

此論文中我們將Bi-CMOS 主動負載差動放大 器之壓控振盪器輸出頻率為695MHz~869MHz 的範 圍，且運用在鎖相迴路中，鎖定頻率在800MHz。

圖一、為 PLL 鎖相迴路基本架構

2. 理論與模擬結果

我們一開始先輸入外部信號(Fext)到相位頻率 偵測器(PFD)，相位頻率檢測器會輸出 UP 與 DN 的 信號給充電幫浦(CP)，充電幫浦(CP)會依據相位頻

率偵測器的輸出信號來充、放電，再經由低通濾波 器(LPF)轉換成電壓，輸入到壓控振盪器(VCO)，壓 控振盪器所輸出的頻率是跟低通濾波器所產生的 電壓大小成正比的，電壓大越頻率越快，電壓小越 頻率越慢，我們將壓控振盪器輸出頻率經由除頻器 (FD)後再輸入到相位頻率檢測(PFD)器中與外部輸 入頻率(Fext)比較，達到相位同步的結果，相位同步 後再輸出。

2.1 Bi-CMOS 主動負載差動放大振盪器

2.1.1 電路架構及動作原理：

此振盪器是以 Bi-CMOS 主動負載差動放大器 為設計基礎如圖二[1-2]，使用差動放大器的高輸入 阻抗，高輸出阻抗和高電壓增益特性建立一個振盪 器[3-5]，這樣的 Bi-CMOS 差動放大振盪器[6-9]是 由 差 動 放 大 器 串 接 兩 個 Inverter 。 並 且 將 兩 個 Inverter 的輸出各別接到放大器對稱結構的輸入，振 盪器的頻率是由NMOS 電晶體的 W/L 值、PMOS 電晶體的W/L 值、和 Inverter 的 W/L 值來決定電路 輸出頻率的快慢，而在圖三中C3 為設計在晶片中 的DC BLACK 大電容，防止直流成分影響儀器的 操做，C4 模擬 IC PAD 所產生的寄生效應，最後在 輸出點作50Ω 匹配阻抗。

圖二、Bi-CMOS 主動負載差動放大振盪器電路

圖三、本晶片電路 buffer 端電路圖

由 於 一 個 標 準 的 差 動 放 大 器 必 須 為 定 電 流 源，因此為了電路的簡化我們採用NMOS 電晶體當 電流源。根據差動放大器的動作原理有四種情形：

(1) 電晶體Q1、Q2不能在同一時間OFF.

(2) 電晶體Q1、Q2將有兩個狀態一個ON，一個 OFF.

(3) 電晶體Q1、Q2不能在飽和的狀態裡.

(4) 大部分的情況是Q1 ON,Q2 OFF 或 Q1 OFF,Q2 ON.

我們將借由圖四和表1 表格來說明這個整個電路的 動作原理：

圖四、狀態圖(State1Æ State3ÆState4)

假設輸入為State1時，Vo 為 L，V+變為 H，

V-變為 L，輸出的值將遮蓋掉之前的狀態轉變成 State3，若輸入為 State2，Vo 為 L，V+變為 H，V- 為L，輸出的值將遮蓋掉之前的狀態轉變成 State3，

若輸入為State3，Vo 變為 H，V+變為 H，V-變為 L，

輸出的值將遮蓋掉之前的狀態轉變成 State4，若輸

入為State4，Vo 變為 L，V+變為 L，V-變為 H，輸

出的值又將遮蓋掉之前的狀態轉變成 State3，最後 會維持在State3 和State4之間互換，最後將會引起 振盪。或者輸入LL 或 HL 或 LH 最後都會有以上的 狀態結果。

2.1.2 模擬結果：

我們以Advanced Design System(ADS) 2005A 模擬軟體，來模擬VCO 的可調範圍(Tuning range) 如圖五、輸出功率(Output power)如圖六、相位雜訊 (Phase noise)如圖七所示。

圖五、可調範圍(Tuning range)

圖六、輸出功率(Output power)

圖七、相位雜訊(Phase noise)

2.3 相位頻率檢測器(PFD)

我們使用動態數位電路所設計的相位頻率偵 測器如圖八所示，此架構電路是採用預先充電型 (Pre-charge type)架構，比傳統相位頻率偵測器的重 置延遲時間短了三個閘延遲，因此具有更高的操作 頻率及具有較小的禁止區(Dead Zone)，此外在輸出 點後面，加了去除突波電路，來降低突波的發生。

相 位 頻 率 檢 測 器 它 是 來 比 對 外 部 輸 入 信 號 (Fext)與迴授信號(Fint)的相位，當外部輸入信號 (Fext)快過於迴授信號(Fint)，則相位頻率檢測器會 輸出DN 的信號，若外部輸入信號(Fext)慢於迴授信 號(Fint)，則會輸出 UP 的信號，當外部輸入信號(Fext) 與迴授信號(Fint)同步時，則相位頻率檢測器的 UP、DN 都為 LOW 的狀態[10]。

圖八、相位頻率偵測器圖

2.3.2 模擬結果：

圖九為模擬整體PFD 禁止區大小為 20ps，是 表示當兩入信號相位差低於20ps 時，會無法偵測相 位差。

圖十為相位頻率檢測器的外部輸入信號(Fext) 領先迴授信號(Fint)所以會產生 UP 的信號。

圖十、參考訊號FEXT領先回授訊號FINT的狀態 圖十一為外部輸入信號(Fext)落後迴授信號 (Fint)所以相位頻率檢測器會產生 DN 的信號。

圖十一、參考訊號FEXT落後回授訊號FINT的狀態

圖十二為未加突波電路前所出現的模擬，圖十 三為加了突波電路後的模擬。

圖十二、未加突波電路

圖十三、加了突波電路

2.4 充電幫浦(CP)與迴路濾波器(LPF)

我們把充電幫浦(CP)與迴路濾波器(LPF)一同 探討，其主要的作用是依照相位頻率偵測器(PFD) 所輸出的信號來充放電，若相位頻率偵測器輸出是 UP 的信號時充電幫浦則會充電再輸入到低通濾波 器(LPF)產生電壓來提升電壓控制振盪器的電壓進 而提升頻率，反之若相位頻率偵測器輸出是DN 的 信 號 時 充 電幫 浦 則 會 放電 再 輸 入 到低 通 濾 波 器 (LPF)產生低電壓來降低電壓控制振盪器的電壓進 而降低頻率[11]。

由於在充電幫浦中常見的問題為電荷分享 (Charge Sharing)的影響，電荷分享的問題會造成輸 出電壓上產生突波，為了減少此現象，我們使用了 如圖十四的架構，可以將當作電流源的電晶體接到 輸出端點(Vctrl)，如果電晶體 M1載止時，節點A點 必須等於Vctrl的電壓，由於電流源元件的閘級驅動 電壓，當M2載止的時候節點B點的電壓也等於Vctrl

的電壓，因此減少了電荷分享的問題，並且控制電 壓可以與開關雜訊隔離，而降低開關上所產生的雜 訊。

圖十四、所使用的充電幫浦

一般而言，為了考慮系統上的穩定，會選擇 二階迴路濾波器如圖十五，其原因在充電幫浦輸出 訊號Vctrl，也存在交流成分，這會使得系統在高頻 部分導致不穩定。

另外在決定迴路濾波器元件值時，必須注意 迴路頻寬(K)與相位邊限(Phase Margin)的選擇，因 為這關係到鎖相迴路的穩定度、抗雜訊能力及鎖定

時間等，在圖十六中，我們使用Matlab/Simulink軟 體來模擬相位邊限的模擬圖。

圖十五、二階的濾波器

圖十六、相位邊限值約61.9°(與預計規格表相同) 2.4.2 模擬結果：

圖十七與圖十八為充電幫浦(CP)與低頻濾波器 (LPF)的充電與放電的模擬圖，圖十九為模擬充電幫 浦電流匹配度的轉換特性圖。

圖十七、充電幫浦充電的動作

圖十八、充電幫浦放電的動作

圖十九、電流匹配度充電電流50μ、放電電流50μ

2.5 除頻器(FD)

2.5.1 電路架構及動作原理：

除頻器如圖二十、圖二十一，主要作用是將壓 控振盪器輸出的高頻訊號降到與參考頻率 Fext一樣 的低頻頻率，供給相位頻率偵測器作相位的比較，

也就是說除頻器在想要追蹤相當高頻的信號，但相 位頻率偵測器卻沒辦法操作在此高頻下，此時則可 採用以除頻器來作降頻的動作。

我們採用真單相時脈(True Single-Phase Clock, TSPC)型的除頻器電路，對於 TSPC 電路來說，只 需要單一時脈訊號不需要反相的時脈訊號，相對的 可以減少延遲時間、簡化電路的複雜度以及具備良 好的整波功能。

圖二十、單一除2電路

圖二十一、除頻器整體電路 2.5.2 模擬結果：

圖二十二為模擬除頻器(FD)的除 2~除 16 的模擬圖。

圖二十二、除2、除4、除8、除16之模擬圖

3、 結論

我們來觀察外部輸入訊號(Fext)與迴授訊號 (Fint)是否有穩定同步，我們可以從充電幫浦(CP) 接迴路濾波器的輸出端(CPout)及壓控振盪器(VCO) 的輸出頻譜來看，因為外部輸入訊號與內部迴授訊 號，如果相位同步的話，也代表外部輸入訊號到振 盪器的電壓是穩定，則CPout 輸出是平穩的，如同 我們所設計的鎖相迴路從外部輸入 50MHz 訊號來 觀察我們設計的差動振盪器運用在鎖相迴路中是 否有相位同步情形，如果達到相位同步時就代表所 設 計 的 壓 控 振 盪 器(VCO) 的 振 盪 頻 率 可 以 達 到 800MHz。由圖二十三、圖二十四、圖二十五可以 看出，所以我們所設計的 Bi-CMOS 主動負載差動 放大振盪器運用在鎖相迴路(PLL)是可以達到穩定 的相位同步的結果。

圖二十三、充電幫浦接迴路濾波器的輸出電壓

圖二十四、輸出頻譜圖800MHz

圖二十五、相位鎖定圖

而表二與圖二十六為我們此次用Bi-CMOS主 動負載差動放大振盪器運用在鎖相迴路中且都已 做完Post-Layout Simulation後的規格表及佈局平面 圖，此晶片也已通過晶片設計製作中心(CIC)下線成 功，預計收到晶片後，即可進行量測的步驟，觀察 晶片功能是否如期正常的動作。

表二、規格列表

圖二十六、佈局平面圖

致謝

此 論 文 相 關 研 究 工 作 獲 國 科 會 計 畫 補 助 (NSC96-2221-E-168-033)，在此致上感謝。

參考文獻

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