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中 華 大 學

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(1)

中 華 大 學

碩 士 論 文

題目:延遲時間條件下良率導向之標準元件佈局修改

系 所 別:資訊工程學系碩士班 學號姓名:E09302002 彭銘甫 指導教授:顏金泰 博士

中華民國 九 十 八 年 二 月

(2)

I

摘要

在近年以來,晶片製程技術的進步,已經可以將大量的電晶體電路,整合在一個積 體電路(IC)之中,這樣做法的好處是會讓積體電路(IC)變小並降低積體電路(IC)成本,但 也造成了積體電路(IC)設計及製造上的問題。

當這個問題發生時,我們會看到製程的良率(yield)變差,所以也有許多研究的論文 是跟這個議題有關的,而且在製造後,也確實可以改善製程的良率,這就是所謂的 DFM(Design For Manufacture)。 對於一個積體電路(IC)佈局而言,整個設計的流程會 專注在三個參數上,來改善製程良率 : 線段(wire), 轉接點(via), 標準元件(Standard cell)。

在本論文中,是提出一套在有延遲時間條件下良率導向之標準元件佈局修改的系 統。 在作法上,首先我們會放大整個標準元件(Standard cell)的垂直線段,以達到最佳 的製程良率,再來利用 Elmore delay model 的方法,估算出當整個標準元件(Standard cell)的延遲時間。 再者將原先已經放大的標準元件(Standard cell)縮小,以達到我們設 定的時間範圍以內,在這個步驟裡,我們也有處理不同佈局層線段延遲時間的最佳化。

在上述作法處理完成後,會產生一個標準元件(Standard cell),而它的延遲時間是符合 使用者需求且製程良率是在最佳的。

(3)

II

Abstract

In recent years, the advance of VLSI process technologies makes it possible to integrate a large number of transistors into one chip. The advantages of such an integration include the shrinking of IC size and the reduction of IC cost, but it will cause the problem of IC design and IC manufacture.

The process yield may be reduced when the manufacture problem occurs. Hence, there are also many publications that research this issue, DFM(Design For Manufacture), and the yield after manufacturing can be improved.

In general for IC layout, the further design flow on yield-driven design will focus on three factors to improve the yield: wire, via, standard cell.

In this paper we propose an efficient approach for timing-constrain yield-driven Layout Modification in Standard Cells to improve the yield of standard cells without violating the time constraint.

In our proposed approach, two processing phases can be done as follows,

First, we will decompact the vertical line of the whole standard cell to optimize the process yield by minimizing the critical area. Furthermore, the Elmore delay model is used to estimate the delay time of whole standard cell.

Second, we will compact some vertical lines of the given standard cell to reach the timing constraint. In this step, we also consider the optimization of delay time on different layers.

After processing the above phase, a modified cell that the delay time corresponds to the timing constraint and the process yield is optimized is generated.

(4)

III

致 謝

本論文可以順利完成,要特別感謝指導教授顏金泰老師,由於本身在工作,家庭, 學業 上,都必須全力以赴,但難免顧此失彼,感謝老師的體諒及用心的指導,才能完成。

在研究所的這一段時間,也感謝實驗室的一些同學及學弟給我的幫忙,不論是碩士班或 是碩專班,讓我在有疑惑的時候,找到了一些建議及協助.

也感謝我的家人,在我忙於學業之時,幫我分擔家務,讓我可以在求學的過程中,無後 顧之憂,專心完成研究所的學位。

最後對大家說聲謝謝,也將此篇論文獻給大家,與大家分享這辛苦的成果。

彭銘甫

謹致

中華民國九十七年十二月於新竹

(5)

IV

章節目錄

中 文 摘 要 ………I 英 文 摘 要 (Abstract)………II 致 謝 ………III 章 節 目 錄 ………IV 圖形目錄 ……… VII

第一章 簡介及動機 ... 1

1.1 積體電路良率之現象 ... 2

1.2 線段上重要面積之計算 ... 4

1.2.1 開路型態的重要面積(Open type critical area) ... 4

1.2.2 短路型態的重要面積(Short type critical area) ... 5

1.3 研究動機 ... 6

第二章 問題描述 ... 9

第三章 標準元件的延遲時間預測 ... 11

3.1 Elmore 延遲模型 ... 11

3.2 標準元件排列之分類 ... 12

3.2.1 基本型態(Basic Type) ... 13

3.2.2 複雜型態(Complex Type) ... 13

3.3 標準元件之上升延遲 ... 14

3.3.1 基本型態標準元件之並聯 PMOS 的上升延遲 ... 14

(6)

V

3.3.2 基本型態標準元件之串聯 PMOS 的上升延遲 ... 15

3.3.3 基本型態標準元件之上升延遲範例 ... 15

3.3.4 複雜型態標準元件之上升延遲 ... 16

3.3.5 複雜型態標準元件之上升延遲範例 ... 16

3.4 標準元件之下降延遲 ... 17

3.4.1 基本型態標準元件之並聯 NMOS 的下降延遲 ... 18

3.4.2 基本型態標準元件之串聯 NMOS 的下降延遲 ... 18

3.4.3 基本型態標準元件之下降延遲範例 ... 19

3.4.4 複雜型態標準元件之下降延遲 ... 20

3.4.5 複雜型態標準元件之下降延遲範例 ... 20

3.5 標準元件之預測延遲模型 ... 21

第四章 考慮延遲時間因素及以良率為導向之標準元件佈局修改 ... 22

4.1 良率為導向的佈局放寬 ... 23

4.1.1 良率為導向的佈局放寬演算法 ... 24

4.1.2 佈局放寬的相鄰圖形 ... 24

4.1.3 佈局放寬的相鄰圖形轉換 ... 25

4.1.4 開路型態的重要面積最小化 ... 26

4.1.5 短路型態的重要面積最小化 ... 27

4.1.6 佈局的相鄰圖形反轉換 ... 28

4.1.7 時間複雜度的計算 ... 28

4.2 時間限制下的佈局縮小 ... 29

4.2.1 線段的最佳化寬度 ... 29

4.2.2 時間限制下的佈局縮小演算法 ... 30

4.2.3 佈局縮小的相鄰圖形轉換 ... 31

4.2.4 線段延伸(Wire Extending) ... 31

(7)

VI

4.2.5 線段縮小(Wire Narrowing) ... 32

4.2.6 佈局縮小的相鄰圖形反轉 ... 33

4.2.7 時間複雜度的計算 ... 34

第五章 實驗結果與實驗數據 ... 35

第六章 結論與未來展望 ... 44

參考文獻 ... 45

(8)

VII

圖形目錄

圖 1.1 莫爾定律圖……… 1

圖 1.2 製程技術與延遲時間對照圖………2

圖 1.3 多餘轉接點示意圖………3

圖 1.4 微小顆粒造成線段開路及短路圖………4

圖 1.5 開路型態的重要面積(CA)示意圖………5

圖 1.6 短路型態的重要面積(CA)示意圖………6

圖 1.7 建立增強良率資料庫示意圖………7

圖 1.8 標準元件放寬後特性比較圖………7

圖 1.9 標準元件放寬/縮小後比較圖………8

圖 2.1 微小顆粒自然分圖………9

圖 2.2 問題描述樣本圖………10

圖 3.1CMOS 電路轉換成電阻電容網路圖………11

圖 3.2 線段轉換電阻電容網路圖………12

圖 3.3 2 個輸入點反或閘電路圖………13

圖 3.4 緩衝器電路圖………13

圖 3.5 多個輸入 NAND 電路圖………14

圖 3.6 多個輸入 NOR 電路圖………15

圖 3.7 2 個輸入 NOR 電路上升延遲圖………15

圖 3.8 複雜型態標準元件的上升延遲方塊圖………16

圖 3.9 上升延遲之緩衝器符號及轉換為基本型態標準元件圖………17

圖 3.10 緩衝器佈局電路及下降/上升延遲路徑的 RC 網路圖………17

圖 3.11 多個輸入 NOR 電路圖………18

圖 3.12 多個輸入 NAND 電路圖 ………19

(9)

VIII

圖 3.13 2 個輸入 NOR 電路下降延遲圖………19

圖 3.14 複雜型態標準元件的下降延遲方塊圖………20

圖 3.15 下降延遲之緩衝器符號及轉換為基本型態標準元件圖………20

圖 3.16 緩衝器佈局電路及上升/下降延遲路徑的 RC 網路圖………21

圖 3.17 XNOR 電路之上升/下降延遲時間展示圖………21

圖 4.1 良率為導向的佈局放寬示意圖………22

圖 4.2 時間限制下的佈局縮小示意圖………23

圖 4.3 佈局放寬的相鄰圖形轉換示意圖………25

圖 4.4 調整佈局線寬的相鄰圖形轉換示意圖………26

圖 4.5 調整佈局相鄰間隔的相鄰圖形轉換示意圖………27

圖 4.6 調整佈局放寬後的相鄰圖形轉換示意圖………28

圖 4.7 線段的最佳化寬度的說明示意圖………29

圖 4.8 佈局縮小的相鄰圖形轉換示意圖………31

圖 4.9 線段延伸的佈局放寬相鄰圖形圖………32

圖 4.10 線段縮小的佈局相鄰圖形圖………33

圖 4.11 調整佈局縮小後的相鄰圖形轉換示意圖………34

圖 5.1 XNOR 原始標準元件圖………35

圖 5.2 XNOR 放寬原始標準元件圖………36

圖 5.3 XNOR 縮小放寬後標準元件圖………36

圖 5.4 XNOR 原始標準元件(6um)圖………38

圖 5.5 XNOR 放寬原始標準元件(6um)圖 1………38

圖 5.6 XNOR 放寬原始標準元件(6um)圖 2………39

圖 5.7 XNOR 縮小放寬後標準元件(6um)圖………39

圖 5.8 延遲時間與重要面積縮小率比較(4um)圖………41

(10)

IX

圖 5.9 標準元件大小與重要面積縮小率比較(4um)圖 ……… 41

(11)

1

第一章 簡介及動機

在現今大家生活之中,使用著各式各樣的電子產品,皆俯拾可得,如家中的電視, 電 冰箱, 冷氣機, 音響, ……等等; 隨身攜帶的手機, MP3 player, 每天搭乘的交通工具 – 汽 車, 上的電子零組件,都帶給人們很大的便利,而這些電子產品的核心,就是 “積體電 路”(IC)。

西元1897 年,全世界第一個真空管被製造出來,但真空管有壽命短、體積大、易 產生高熱、價格昂貴等缺點,所以除了有少數音響使用之外,大部分已被電晶體所取代。

西元 1947 年,美國貝爾實驗室的三位科學家,巴丁(Bardeen) 、布拉頓(Brattain) 及 蕭克力(Shockley),製造出全世界第一個電晶體。

西元1958 年,德州儀器公司提出單石電路(monolithic circuit)的概念,單石電路是 利用某一種材料(矽或鍺)所做成的電路,他們將它稱之為積體電路。

爾後,積體電路上的電晶體數目突飛猛進,如英特爾的創辦人之一的高登莫爾, 在 西元1965 年提出的莫爾定律(請參考圖 1.1 莫爾定律圖),在這個定律的定義下,特定大 小的積體電路,每隔18~24 個月,電晶體的數目會呈現倍數的成長。

圖1.1 莫爾定律圖(參考 INTEL)

(12)

2

時至今日,積體電路中的電晶體數目幾乎都達到數十萬個以上,而如此龐大的數 目,在使用一般人工邏輯閘的電路設計方式,是無法達成設計的目的,於是便產生了電 腦輔助設計軟體(Computer-Aided Design, CAD)來協助積體電路設計工程師完成複雜的 積體電路設計工作。

1.1 積體電路良率之現象

而目前這些電腦輔助設計的軟體,提供了一些積體電路設計的方法,如圖形的輸入, 文字的輸入及波形的輸入,來簡化設計工程師的工作複雜度。

另外, 它也模擬電路及積體電路佈局的電路特性來完成整個積體電路的驗證工作。

在積體電路的製造過程中,會有微小顆粒掉落,造成積體電路損壞,整片晶圓良率下降,

又因為製程的快速進步,線段寬度及相鄰線段的距離也愈來愈小, 且內部的連線延遲 時間也變長(請參考圖 1.2 製程技術與延遲時間對照圖),所以這些問題也愈來愈嚴重。

圖 1.2 製程技術與延遲時間對照圖

在各家晶圓製造廠,統計的資料之中可以歸納出三項影響良率的重要參數 : 1. 線 段(wire) 2.轉接點(via) 3.標準元件(standard cell)

(13)

3

1. 線段(wire)

當在線段上會發生微小顆粒掉落的損害情況,基本可分為兩種損害情況,第一種是 會造成線段開路,這是由於微小顆粒直接掉落在線段之上造成線段斷裂,另一種是會 造成線段短路,這是由於微小顆粒直接掉落在線段與線段之間造成短路,而目前解決 的方法是將線段做放鬆來改進製程的良率。

2. 轉接點(via)

它發生損害的原因,若是微小顆粒掉落的話,那情況應該與線段相同,目前在解決 這個部份問題的地方,是利用增加一個多餘的轉接點(redunant-via) ,讓原始的轉 接點(signal-via)損害時,還有一個備份的轉接點可以使用,而如參考的論文中提出 在廠商的統計資料裡(請參考圖 1.3 多餘轉接點示意圖),當加入多餘轉接點時,轉接 點造成的損害會是原來的十到一百分之一。

圖 1.3 多餘轉接點示意圖([1])

3. 標準元件(standard cell)

當它發生損害的原因也是微小顆粒掉落的話,解決的方式也可以是前面上述兩個參 數的解決方法,由於因為製造後產生的問題,所以積體電路本身已經是損壞的,這時 候就必須在設計時就去考慮如何避免因為微小顆粒掉落而造成的損壞,如圖 1.4 微小 顆粒造成線段開路及短路圖([2]),這就稱之為 Design For Manufactability(DFM)。

(14)

4

線段短路 線段開路

圖 1.4 微小顆粒造成線段開路及短路圖([2])

前兩項影響良率的參數,線段及轉接點,在很多論文及一般製造實務上都有被討論 及研究過,但如果說沒有考慮到標準元件的影響,一樣是會造成整個積體電路的良率。

本篇論文研究的題目就是針對標準元件(standard cell)的良率部分來研究,而在這部 份的研究的大部份論文解決的方法,是如上述線段做放鬆的方法來處理。

1.2 線段上重要面積之計算

在線段上的考慮,會將它分成開路型態及開路型態的重要面積。

1.2.1 開路型態的重要面積(Open type critical area)

當微小顆粒掉落到線段上面,基本上就會影響到它的基本特性,如果當微小顆粒的 寬度大於線段的線寬就會造成線段的開路,而這個大於的部份我們定義一個名詞 -- 重 要面積(critical area, CA)。 當重要面積(critical area)愈大時,會讓積體電路因 為微小顆粒的掉落而損壞的機率也愈大。

我們定義 D 為微小顆粒的直徑,W 為線段的寬度,如圖 1.5 開路型態的重要面積(CA) 示意圖(a)

(15)

5

圖 1.5 開路型態的重要面積(CA)示意圖

如果微小顆粒的直徑(D)小於等於線段的寬度(W),則重要面積(critical area)會 為零,如圖 1.5 開路型態的重要面積(CA)示意圖(b)。

如果微小顆粒的直徑(D)大於線段的寬度(W),且微小顆粒中心點落在線段中心,則 重要面積(critical area)會為 D-W,如圖(1.5)開路型態的重要面積(CA)示意圖(c)。

當圖 1.5 開路型態的重要面積(CA)示意圖(c)的情況發生時,會造成良率的下降,此時 就要對線段的寬度(W)做放鬆的方法來處理。

1.2.2 短路型態的重要面積(Short type critical area)

當微小顆粒掉落到線段跟相鄰線段的上面,基本上就會影響到某一線段的基本特 性,如果當微小顆粒的寬度大於線段跟相鄰線段的間距就會造成線段的短路,而這個大 於的部份我們也定義為 -- 重要面積(critical area, CA)。 當重要面積(critical area) 愈大時,會讓積體電路因為微小顆粒的掉落而損壞的機率也愈大,

(16)

6

圖 1.6 短路型態的重要面積(CA)示意圖

我們定義 D 為微小顆粒的直徑, W 為線段的寬度, S 為線段跟相鄰線段的間距,如 果微小顆粒的直徑(D)小於等於線段跟相鄰線段的間距(S),則重要面積(critical area) 會為零,如圖 1.6 短路型態的重要面積(CA)示意圖(a)。

如果微小顆粒的直徑(D)大於線段跟相鄰線段的間距(S),且微小顆粒中心點落在線 段跟相鄰線段的間距(S)中心,則重要面積(critical area)會為 D-S,如圖 1.6 短路型 態的重要面積(CA)示意圖(c)。

當圖 1.6 短路型態的重要面積(CA)示意圖(c)的情況發生時,會造成良率的下降,

此時就要對線段跟相鄰線段的間距(S)做放鬆的方法來處理。

1.3 研究動機

目前在放寬的技術上是由計算重要面積最小化(critical area minimization)來處 理。 但由於重要面積最小化(critical area minimization)的過程中,會將積體電路 的線段及線段間的間隔放寬,所以整個標準元件的效能可能會因而改變,於是效能的因 素也必須列入考慮。

(17)

7

有 一 些 論 文 有 提 到 此 部 份 , 但 是 只 考 慮 重 要 面 積 最 小 化 (critical area minimization)並沒有考慮到效能的部份,這樣會造成效能下降,積體電路的運作無法 達到使用者的需求。

而在這一兩年來,也有論文有討論到這個問題,且有效利用時間模擬軟體建立數個 相同功能的標準元件佈局,來讓設計工程師挑選使用,但是這樣會造成資料庫變的龐 大,且也不一定可以完成設計工程師的需要。(請參考圖 1.7 建立增強良率資料庫示意 圖([3])及圖 1.8 標準元件放寬後特性比較圖([3]))

圖 1.7 建立增強良率資料庫示意圖([3])

(a)原始佈局 (b)傳統放寬佈局 (c)時序導向的放寬佈局 圖 1.8 標準元件放寬後特性比較圖([3])

而我們這篇論文提出的方法,是建立一套系統,而這個系統是先放寬佈局得到重要 面積最小化(critical area minimization),再依照時間的限制,縮小幾層可以變化的

(18)

8

佈局,產生最佳的重要面積最小化(critical area minimization) ,結果如圖 1.9 標 準元件放寬/縮小後比較圖。

圖 1.9 標準元件放寬/縮小後比較圖

(19)

9

第二章 問題描述

如先前所提,由於一些微小顆粒會造成積體電路線段開路或短路,所以本論文會先 假設一個自然分佈(normal distribution)的微小顆粒直徑,如圖 2.1 微小顆粒自然分 佈圖。

圖 2.1 微小顆粒自然分佈圖

輸入 : 讀入一個原始的佈局。

處理 :

1. 將原始佈局作放寬的動作直到開路及短路的重要面積為零(CA = 0),此時積體電 路的良率是最佳化。

2. 在考慮時間因素下, 對二到三層成佈局做縮小的控制, 並且在符合限制延遲時 間的要求下, 找到重要面積最小化(critical area minimization) 。

輸出 : 使用上述已處理完畢的資訊,產生一個新的佈局。

條件一 : 以 4um 平均大小為微小顆粒的直徑

um

N o u m b e r o f p a rti c a l

0um 4um 8um

(20)

10

條件二 : 限制延遲時間為 2psec

在上述兩個條件下,輸入一個原始的佈局,重要面積(critical area)為 2um 且原 始佈局的延遲時間為 1.495psec。

在經過 處理 1 後,原始佈局作放寬重要面積(critical area)的動作為 4um 直到開 路及短路的重要面積為零(CA = 0),此時重要面積(critical area)為 0um 且佈局的延 遲時間為 2.38psec。

在經過 處理 2 後,在考慮延遲時間為 2psec 下,對二到三層成佈局做縮小的控制,

並 且 在 符 合 限 制 延 遲 時 間 的 要 求 下 , 找 到 重 要 面 積 最 小 化 (critical area minimization) , 此 時 重 要 面 積 (critical area) 為 1.26um 且 佈 局 的 延 遲 時 間 為 2.015psec。

輸出執行的結果為圖 2.2 問題描述樣本圖

圖 2.2 問題描述樣本圖

(21)

11

第三章 標準元件的延遲時間預測

由於本篇論文會加入延遲時間的考慮,去調整佈局的修改,所以需要一個可用於佈 局線路延遲時間的計算模型。 目前一般用於佈局線路計算的模型多是使用 Elmore delay model,這個計算延遲時間的模型在進入奈米的製程時,也會加入一些電感效應 的考慮,不過在本篇論文中,並沒有加入考慮。 由於目前一般標準元件的輸出,都有 上升及下降的結果產生,所以本篇論文會利用 Elmore delay model 去計算出標準元件 的上升及下降延遲時間,且將其相加除以二,取出平均的結果作為最後標準元件的延遲 時間結果。

3.1 Elmore 延遲模型

目 前 一般用於佈 局線 路計算的 模 型多是使用 Elmore 延遲 模型 (Elmore delay model),它的計算方法是將佈局的線段轉換出它的電阻電容網路,並利用佈局的參數特 性去估算出可能的電阻電容值。 以 CMOS 電路輸出點(OUT)來看,當它是為 0 時,代表 是輸出點(OUT)已對接地端做放電的動作,而當它是為 1 時,代表是電源端已對輸出點 (OUT)做充電的動作。

圖 3.1 CMOS 電路轉換成電阻電容網路圖

(22)

12

圖 3.1 CMOS 電路轉換成電阻電容網路圖,是 CMOS 電路的充電及放電路徑,轉換成 電阻電容的網路,而延遲時間的計算會是電阻串會對每個電容充電或放電時間。

佈局基本上是由一個一個的線段組成,每一個線段都可以轉換成電阻電容模型,所 以會如圖 3.2 線段轉換電阻電容網路圖,線段 S1-Si 轉換成電阻電路模型, R1-Ri, C1-Ci。

圖 3.2 線段轉換電阻電容網路圖

再利用 Elmore 延遲模型(elmore delay model)的延遲時間的計算模型去計算,假 使在沒有線段分支的狀況下,延遲時間的計算公式會是如下:

3.2 標準元件排列之分類

標準元件是由一些 PMOS 及 NMOS 組成, 而在建立標準元件時,會依不同功能建立不 同的標準元件,如反向器, 反及閘, 反或閘, 全加器等,PMOS 及 NMOS 組成的電路排列 組合上也不同,另外也有因一個以上輸入點需要的標準元件,也會改變 PMOS 及 NMOS 組

= =

=

i

j k

k i

1 j

j

i

R C

τ .

(23)

13

成的不同電路排列。 再者是因為有些標準元件比較複雜,所以可能是某一個標準元件 跟某一個標準元件串接或並接的組成。 因此我們將標準元件因 MOS 排列複雜程度,來 做分類。

3.2.1 基本型態(Basic Type)

如反向器, 反及閘, 反或閘等,一些最基本邏輯閘組成的標準元件,不過它可能因 為有一個以上輸入點的需要,所以會有並接 PMOS 加上串接 NMOS 的反及閘電路產生,也 有並接 NMOS 加上串接 PMOS 的反或閘電路產生,如圖 3.3 2 個輸入點反或閘電路圖。

圖 3.3 2 個輸入點反或閘電路圖

3.2.2 複雜型態(Complex Type)

如半加器, 全加器, 緩衝器等,由一些最基本邏輯閘組成互相串接或並接而組成的 標準元件,在延遲時間的考慮上,會將它先分割為基本型態的標準元件來計算,舉一個 圖 3.4 緩衝器電路圖來表示。

圖 3.4 緩衝器電路圖

VDD

A

B

B A

A B

VDD VDD

(24)

14

3.3 標準元件之上升延遲

標準元件的上升延遲時間主要是來自於對電路中串聯或並聯的 PMOS 做開啟的動作 後, 由電源端對輸出點做充電,而這一段的充電路徑上會產生電阻電容的效應,所以 才會對標準元件的上升造成延遲。 在基本型態下(basic type),PMOS 開啟的架構,有 可能會是串聯架構或是並聯架構,這兩種架構它的延遲時間在計算上並不相同,所以我 們會分開討論。

3.3.1 基本型態標準元件之並聯 PMOS 的上升延遲

在這個 CMOS 電路架構下(如圖 3.5 多個輸入 NAND 電路圖),只要其中一個 PMOS 開 啟時,電源端就會開始對標準元件的輸出端充電直到輸出端的電壓到達電源端的電壓,

則視為穩態, 這個因為充電造成上升延遲時間的公式如下:

圖 3.5 多個輸入 NAND 電路圖

(25)

15

3.3.2 基本型態標準元件之串聯 PMOS 的上升延遲

在這個 CMOS 電路架構下(如圖 3.6 多個輸入 NOR 電路圖),必須所有的 PMOS 都開啟,

電源端就會開始對標準元件的輸出端充電直到輸出端的電壓到達電源端的電壓,則視為 穩態, 這個因為充電造成上升延遲時間的公式如下:

圖 3.6 多個輸入 NOR 電路圖

3.3.3 基本型態標準元件之上升延遲範例

在一個 PMOS 串聯的標準元件(如圖 3.7 2 個輸入 NOR 電路上升延遲圖),當 PMOS 都 開啟時,則電源端開始對輸出端充電,所以輸出端的電壓會開始上升。

圖 3.7 2 個輸入 NOR 電路上升延遲圖

Tn = ∑ Rn x (sum Cn series) n=1

(26)

16

圖 3.7 2 個輸入 NOR 電路上升延遲圖,為 CMOS 電路轉換為佈局電路,充電路徑如 紅色箭頭所示。

3.3.4 複雜型態標準元件之上升延遲

複雜型態(complex type)標準元件的上升延遲時間,是兩個以上基本型態的標準元 件所造成,它的 CMOS 電路組合上是可以切割成基本型態的標準元件,來做延遲時間的 計算。 假設複雜型態標準元件是由兩個基本型態的標準元件組成(如圖 3.8 複雜型態標 準元件的上升延遲方塊圖),則第一個基本型態的標準元件,有可能會是上升或下降的 延遲時間模型,而第二個基本型態的標準元件則一定是上升延遲時間模型,如此的組合 之下,它的上升延遲時間,會是兩個基本型態標準元件的延遲時間相加。

圖 3.8 複雜型態標準元件的上升延遲方塊圖

3.3.5 複雜型態標準元件之上升延遲範例

一個複雜型態標準元件,首先我們會將它切割為基本型態的標準元件,如圖 3.9 上 升延遲之緩衝器符號及轉換為基本型態標準元件圖,它會被分割成 2 個基本型態標準元 件 的 反向 器。 而它 的上 升延 遲時間 會 是 兩個基 本型態標準 元件的延 遲時間相 加 (Delay_Time1+ Delay_Time2)。

(27)

17

圖 3.9 上升延遲之緩衝器符號及轉換為基本型態標準元件圖

圖 3.10 緩衝器佈局電路及下降/上升延遲路徑的 RC 網路圖,可視為將緩衝器分割 成 2 個反向器,之後會先產生下降延遲,且在下一個閘極(gate)電壓在零時,會開始產 生上升延遲。 下降/上升延遲路徑如紅色箭頭所示,並轉換為電阻電容網路。

圖 3.10 緩衝器佈局電路及下降/上升延遲路徑的 RC 網路圖

3.4 標準元件之下降延遲

標準元件的下降延遲時間主要是來自於對電路中串聯或並聯的 NMOS 做開啟的動作 後, 由輸出點對接地端做放電,而這一段的放電路徑上會產生電阻電容的效應,所以

(28)

18

才會對標準元件的下降造成延遲。 在基本型態下(basic type),NMOS 開啟的架構,有 可能會是串聯架構或是並聯架構,這兩種架構它的延遲時間在計算上並不相同,所以我 們會分開討論。

3.4.1 基本型態標準元件之並聯 NMOS 的下降延遲

在這個CMOS 電路架構下(如圖 3.11 多個輸入 NOR 電路圖),只要其中一個 NMOS 開 啟時,標準元件的輸出點,就會開始對接地端放電,直到輸出端的電壓到達接地端的電 壓,則視為穩態,這個因為放電造成下降延遲時間的公式如下:

圖 3.11 多個輸入 NOR 電路圖

3.4.2 基本型態標準元件之串聯 NMOS 的下降延遲

在這個CMOS 電路架構下(如圖 3.12 多個輸入 NAND 電路圖),必須所有的 NMOS 都 開啟,標準元件的輸出點,就會開始對接地端放電,直到輸出端的電壓到達接地端的電 壓,則視為穩態,這個因為放電造成下降延遲時間的公式如下:

C1

T = Rsi(C1+C2+...+Cn) +(R1//R2//...Rn)(C1+C2+...+Cn)

R1 VDD

INn

INn-1 OFF OFF

C2 R2

Cn Rn

IN1

IN1 IN2 IN n

OFF

Rsi OUT

(29)

19

圖 3.12 多個輸入 NAND 電路圖

3.4.3 基本型態標準元件之下降延遲範例

在一個 NMOS 串聯的標準元件(如圖 3.13 2 個輸入 NOR 電路下降延遲圖),當 NMOS 開啟時,則標準元件的輸出點,就會開始對接地端放電,輸出端的電壓會開始下降。

圖 3.13 2 個輸入 NOR 電路下降延遲圖

圖 3.13 2 個輸入 NOR 電路下降延遲圖,為 CMOS 電路轉換為佈局電路。

Tn = ∑ Rn x (sum Cn series) n=1

(30)

20

3.4.4 複雜型態標準元件之下降延遲

複雜型態(complex type)標準元件的上升延遲時間,是兩個以上基本型態的標準元 件所造成,它的 CMOS 電路組合上是可以切割成基本型態的標準元件,來做延遲時間的 計算。 假設複雜型態標準元件是由兩個基本型態的標準元件組成(如圖 3.14 複雜型態 標準元件的下降延遲方塊圖),則第一個基本型態的標準元件,有可能會是上升或下降 的延遲時間模型,而第二個基本型態的標準元件則一定是上升延遲時間模型,如此的組 合之下,它的上升延遲時間,會是兩個基本型態標準元件的延遲時間相加。

圖 3.14 複雜型態標準元件的下降延遲方塊圖

3.4.5 複雜型態標準元件之下降延遲範例

一個複雜型態標準元件,首先我們會將它切割為基本型態的標準元件,如圖 3.15 下降延遲之緩衝器符號及轉換為基本型態標準元件圖,它會被分割成 2 個基本型態標準 元件的反向器。 而它的下降延遲時間會是兩個基本型態標準元件的延遲時間相加 (Delay_Time1+ Delay_Time2)。

圖 3.15 下降延遲之緩衝器符號及轉換為基本型態標準元件圖

(31)

21

圖 3.16 緩衝器佈局電路及上升/下降路徑的 RC 網路圖,可視為將緩衝器分割成 2 個反向器,之後會先產生上升延遲,且在下一個閘極(gate)電壓在 1 時,會開始產生下 降延遲。 上升/下降延遲路徑如紅色箭頭所示,並轉換為電阻電容網路。

圖 3.16 緩衝器佈局電路及上升/下降延遲路徑的 RC 網路圖

3.5 標準元件之預測延遲模型

本篇論文的標準元件之預測延遲模型,是將標準元件的上升延遲時間及下降延遲時 間相加除以二,去計算出平均的延遲時間,且將結果作為最後標準元件的預測延遲時間。

如圖 3.17 XNOR 電路之上升/下降延遲時間展示圖內所示,上升延遲時間為 4.03 psec,下降延遲時間為 8.55psec,則預測延遲時間為上升延遲時間加上下降延遲時間除 以 2,等於 6.29psec。

圖 3.17 XNOR 電路之上升/下降延遲時間展示圖

(32)

22

第四章 考慮延遲時間因素及以良率為導向之標準元件佈 局修改

由於本篇論文是在做修改佈局,以期可以達到我們設定的目標延遲時間下,的良率 最佳化,所以本篇論文會分成兩個階段,來完成我們想要達到的結果。

第一階段 : 良率為導向的佈局放寬

在這個階段裡主要的工作是將良率做最大化的處理,如先前的討論,就是要將線段 及線段間的間距拉大,讓它的寬度大於微小顆粒直徑,以避免造成佈局電路開路或短 路,這種目前處理放寬的技術稱之為重要面積最小化(critical area minimization)。

如圖 4.1 良率為導向的佈局放寬示意圖所示,當我們輸入一個原始的標準元件佈局 (original standard cell layout),它的重要面積(critical area)可能會是最大的,

而且延遲時間可能會是最小的,而在完成放寬的工作後,重要面積就可能接近零或等於 零,就是所謂的重要面積最小化。

但由於已經對佈局做放寬的修改,所以標準元件的延遲時間可能變大,造成標準元 件的效能下降。

圖 4.1 良率為導向的佈局放寬示意圖

(33)

23

第二階段 : 時間限制下的佈局縮小

在這個階段裡主要的工作,是去檢查第一階段已完成佈局放寬工作標準元件的延遲 時間,如果小於或等於我們設定的目標時間,就不需要再處理。

反之,如圖 4.2 時間限制下的佈局縮小示意圖,就要去考慮 :

1. 是否有一些線段再放大寬度,它的延遲時間會再下降,這個做法重要面積就會維 持在接近零或等於零。

2. 再來我們會對幾層佈局層對延遲時間的影響做個別評估,優先對延遲時間影響大 的佈局層做佈局縮小工作,以儘量達到良率做最佳化(重要面積最小化),且延遲 時間達到需求。

圖 4.2 時間限制下的佈局縮小示意圖

4.1 良率為導向的佈局放寬

在這個階段裡主要的工作是放寬佈局將良率做最大化的處理,這種處理放寬的技 術,目前稱之為重要面積最小化(critical area minimization)。但由於佈局被做放寬 的修改,所以標準元件的延遲時間可能變大,造成標準元件的效能下降。

(34)

24

4.1.1 良率為導向的佈局放寬演算法

良率為導向的佈局放寬的演算法如下:

輸入 : 給一個標準元件的佈局 L,及做一些限制

步驟 1 : 判斷如果 L 是複雜型態標準元件,就將它分割成基本型態標準元件,後再分 析。

步驟 2 : 對每一個基本型態標準元件做下列處理:

步驟 2.1: 對每一條垂直線,建立它的相鄰圖形

步驟 2.2 : 對每一條垂直線,計算它開路及短路型態的重要面積

步驟 2.3: 對垂直線做線寬(width)及間距(space)的放寬,讓重要面積小化 步驟 2.4: 對每一條垂直線,重新安排它的位置且延伸相對應的水平線 步驟 3 : 將上個步驟的結果做組合,並建立佈局

4.1.2 佈局放寬的相鄰圖形

我們這篇論文利用相鄰圖形(Adjacent graph)的方式,來建出標準元件佈局的相關 資訊,如線段的寬度(wire width),相鄰間隔(Adjacent Spacing),這樣就可以在標準 元件在做放寬或縮小時,對一些權重(weight)做調整。

(35)

25

G( V , E ) : 代表是一個相鄰圖形

V : 代表是一個相鄰圖形端點的集合,這裡的一個端點,代表是一個垂直線 W(V) : 代表一個相鄰圖形端點的權重,這裡權重值代表是線寬

E : 代表是一個相鄰圖形邊的集合

W(E) : 代表一個相鄰圖形邊的權重,這裡權重值代表是相鄰間隔

另外對垂直線來說,在線段的寬度(wire width),相鄰間隔(Adjacent Spacing),都會 有一些限制,列出如下:

4.1.3 佈局放寬的相鄰圖形轉換

佈局放寬的相鄰圖形轉換的方法如下:

1.首先我們先建出垂直線的分布圖,這個時候就要抓出線段的寬度(wire width)相鄰間 隔(Adjacent Spacing),及線段的使用層(layer)

2.在來就是將以建好的垂直線的分布圖,轉換為相鄰圖形(Adjacent graph) 如圖 4.3 佈局放寬的相鄰圖形轉換示意圖所示:

W(V) : 代表端點的權重,這裡權重值是代表線寬 W(E) : 代表邊的權重,這裡權重值是代表相鄰間隔

圖 4.3 佈局放寬的相鄰圖形轉換示意圖

(36)

26

4.1.4 開路型態的重要面積最小化

當佈局的相鄰圖形轉換完成時,就可以開始調整線段的寬度(wire width)及相鄰間 隔(Adjacent Spacing),而調整線段的寬度(wire width)是可以解決開路型態的問題, 所以開路型態的重要面積最小化的方法,就是放大線寬,讓重要面積為零,達到重要面 積最小化的目的。

而放大線寬的公式如下:

W ≥ DS, DW = 0

W < DS, DW = DS – W, W is the width of layout’s vertical line

W : 線段的寬度(wire width) DS : 微小顆粒直徑

DW : 所需放寬的線寬

* 當線寬大於或等於微小顆粒直徑時,所需放寬的線寬為零

* 當線寬小於微小顆粒直徑時,所需放寬的線寬為微小顆粒直徑減去線寬

假設微小顆粒直徑為 6um,則圖 4.4 調整佈局線寬的相鄰圖形轉換示意圖,為轉換 前,轉換後的結果。 轉換後的結果 ”6/2”,6 表示是目前的線寬,2 表示是須放寬的 線寬。

圖 4.4 調整佈局線寬的相鄰圖形轉換示意圖

(37)

27

4.1.5 短路型態的重要面積最小化

當佈局的相鄰圖形轉換完成時,就可以開始調整線段的寬度(wire width)及相鄰間 隔(Adjacent Spacing),而調整相鄰間隔(Adjacent Spacing)是可以解決短路型態的問 題, 所以短路型態的重要面積最小化的方法,就是放大相鄰線段的寬度,讓重要面積為 零,達到重要面積最小化的目的。而放大線寬的公式如下:

S ≥ DS, DSW = 0

S < DS, DSW = DS – S, S is the space of adjacent vertical line of same layer.

S : 相鄰間隔(Adjacent Spacing) DS : 微小顆粒直徑

DSW : 所需放寬的線寬

* 當相鄰間隔大於或等於微小顆粒直徑時,所需放寬的相鄰間隔為零

* 當相鄰間隔小於微小顆粒直徑時,所需放寬的相鄰間隔為微小顆粒直徑減去相鄰間隔

* 另外相鄰間隔還需是相同的佈局層

假設微小顆粒直徑為 6um,則圖 4.5 調整佈局相鄰間隔的相鄰圖形轉換示意圖,為 轉換前,轉換後的結果。 轉換後的結果 ”20/0”,20 表示是金屬層 1 目前的相鄰間隔,

0 表示是須放寬金屬層 1 的相鄰間隔。

圖 4.5 調整佈局相鄰間隔的相鄰圖形轉換示意圖

(38)

28

4.1.6 佈局的相鄰圖形反轉換

在完成開路型態 / 短路型態的重要面積最小化後,再將它重建還原回佈局圖,如(圖 4.6) 調整佈局放寬後的相鄰圖形轉換示意圖。

圖 4.6 調整佈局放寬後的相鄰圖形轉換示意圖

4.1.7 時間複雜度的計算

對良率為導向的佈局放寬演算法做時間複雜度的計算,計算的過程如下:

整理時間複雜度的計算結果如下:

所以對軟體的時間複雜度為 O(mn)

(39)

29

4.2 時間限制下的佈局縮小

在這個階段裡主要的工作,是去檢查第一階段已完成佈局放寬工作標準元件的延遲 時間,如果大於設定的目標時間,就要做處理,處理的方法有二:

1. 去對線段做計算,找出最佳寬度(Optimal width, Wopt),如果線段寬度小於最 佳寬度,則可以再放寬線段,到最佳寬度。

2. 對幾層佈局層延遲時間的影響做個別評估,優先對延遲時間影響大的佈局層做佈 局縮小工作,而也是往最佳寬度(Optimal width, Wopt)去接近,以儘量達到重 要面積最小化(良率最佳化)。

4.2.1 線段的最佳化寬度

在圖 4.7 線段的最佳化寬度的說明示意圖裡,有線段 e, 它的寬度 w, 長度 l, 電 流從 D 端流入,S 端流出。 將它轉換成 RC 網路,Rso 是 D 端之前的電阻總和,Csi 是 S 端之後的電容總和,線段的最佳化寬度(Optimal width, Wopt)會是 :

圖 4.7 線段的最佳化寬度的說明示意圖

(40)

30

如果當線段的寬度小於最佳寬度(Wopt),則可以將線段再放寬(WireExtend, W1),

到達最佳寬度。 如果當線段的寬度大於等於最佳寬度(Wopt),則無法再將線段再放寬,

只能對線段做縮小工作。

4.2.2 時間限制下的佈局縮小演算法

時間限制下的佈局縮小演算法如下:

步驟 1 : 判斷如果 L 是複雜型態標準元件,就將它分割成基本型態標準元件,後再分 析。

步驟 2 : 對每一個基本型態標準元件做下列處理 步驟 2.1 : 計算基本型態標準元件的延遲時間 步驟 2.2: 計算所有垂直線段的最佳化寬度

步驟 3 : 如果 L 的延遲時間,小於限定的延遲時間,則跳到步驟 4 分類:

W1(線段的寬度小於最佳寬度(Wopt)) W2(線段的寬度大於等於最佳寬度(Wopt))

如果有 W1 的線段,就做線段延伸的工作,做完後跳到步驟 2

否則,就做縮小佈局的工作,而也是往最佳寬度(Optimal width, Wopt)去接近,

但如果先到達最小線寬(Min. Wdith)就必須停止縮小,上述工作結束後,跳 到步驟 2

步驟 4 : 重新安排垂直及水平線段的位置

步驟 5 : 將上個步驟 的結果做組合重建立佈局,計算標準元件的延遲時間

(41)

31

4.2.3 佈局縮小的相鄰圖形轉換

佈局縮小的相鄰圖形轉換的方法如下:

1. 首先我們先建出垂直線的分布圖,這個時候就要抓出線段的寬度(wire width) 相鄰間隔(Adjacent Spacing),及線段的使用層(layer)

2. 在來,就是將以建好的垂直線的分布圖,轉換為相鄰圖形(Adjacent relation graph)

如圖 4.8 佈局縮小的相鄰圖形轉換示意圖所示:

圖 4.8 佈局縮小的相鄰圖形轉換示意圖

4.2.4 線段延伸(Wire Extending)

在計算線段的最佳寬度(Wopt)後,如果線段的寬度小於最佳寬度(Wopt),則可以將 線段再放寬,到達最佳寬度,這個動作我們稱之為線段的延伸(Wire Extending)。

(42)

32

公式如上,它是將線段放寬,與最佳寬度同度,而重要面積(CA)還是為零,標準元 件的延遲時間下降。

如圖 4.9 線段延伸的佈局放寬相鄰圖形圖,原先線寬為 6um,而最佳寬度為 8um,

所以在線段延伸後,原先線寬為 6um 變為 8um。

圖 4.9 線段延伸的佈局放寬相鄰圖形圖

4.2.5 線段縮小(Wire Narrowing)

1. 先評估不同佈局層的延遲時間,依對延遲時間影響大的佈局層,列出先後順序。

2. 優先對延遲時間影響大的佈局層做佈局縮小工作,以儘量達到良率做最佳化(重要面 積最小化)。

3. 如果修改佈局後標準元件的延遲時間,大於限定的延遲時間,就回到“2”做下一個 佈局層的佈局縮小工作。

(43)

33

以上是線段的縮小的公式,當執行上述的公式,線寬與延遲時間會變小,重要面積 (CA)會變大(良率會下降)。 圖 4.10 線段縮小的佈局相鄰圖形圖,是將 Poly1(P1),

Metal1(M1),Metal2(M2),個別做線段縮小,直到達到限定的延遲時間。

圖 4.10 線段縮小的佈局相鄰圖形圖

4.2.6 佈局縮小的相鄰圖形反轉

在為了符合延遲時間的要求,所以會使用 線段延伸 / 線段縮小的方法來對佈局再 做修改,但還是會是以良率最佳化(重要面積最小化)為目的。

當完成時間限制下的佈局縮小後,再將它重建還原回佈局圖,如圖 4.11 調整佈局 縮小後的相鄰圖形轉換示意圖。

(44)

34

圖 4.11 調整佈局縮小後的相鄰圖形轉換示意圖

4.2.7 時間複雜度的計算

對時間限制下的佈局縮小演算法做時間複雜度的計算如下:

所以對軟體的時間複雜度為 O(mn)

(45)

35

第五章 實驗結果與實驗數據

依據前 一章之演算法,進行實驗測試,本實驗使用的硬體部份為筆記型電腦,它 的 CPU 規格為 AMD 的 Sempron™ Processor 3500+,它的 CPU 處數理速度為 1.8GHz,而 RAM 的大小為 1.37Gbyte。

在本實驗所使用的軟體有積體電路佈局軟體[L-Edit],由 Tanner EDA 發行,而實 驗測試程式是使用[Visual Basic 6.0]來做開發的,它是由 Microsoft 發行。在本實驗 所使用的標準元件為 MOSIS/Orbit 2um 的製程,標準元件的輸入格式為 CIF。

以下是利用本次開發的模擬執行的結果。

實驗一 : 假設微小顆粒直徑為 4um, 輸入 XNOR 標準元件,做佈局放寬及縮小實驗後,

的佈局之平均延遲時間及重要面積縮小率百分比。

原始佈局實驗

(1) 計算佈局之平均延遲時間 : 6.29psec; 重要面積縮小率百分比 : 0%

(2) 原始佈局實驗結果及佈局圖如圖 5.1 XNOR 原始標準元件圖

圖 5.1 XNOR 原始標準元件圖

(46)

36

佈局放寬實驗

(1)佈局放寬後之平均延遲時間 : 10.405psec ; 重要面積縮小率百分比 : 100%

(2)佈局放寬實驗結果及佈局圖如圖 5.2 XNOR 放寬原始標準元件圖

圖 5.2 XNOR 放寬原始標準元件圖 佈局縮小及考慮時間限制實驗

(1)佈局縮小及考慮時間限制後之限制/平均延遲時間: 8psec/8.065psec; 重要面積縮 小率百分比:45%

(2)佈局放寬實驗結果及佈局圖如圖 5.3 XNOR 縮小放寬後標準元件圖

圖 5.3 XNOR 縮小放寬後標準元件圖

(47)

37

在與實驗一相同實驗步驟下,對其他標準元件做完實驗,並將實驗結果計錄如下:

Total delay

Org_L

CA RDN

rate

Total Delay,

DeCMP. Aft.

CA RDN

rate

Max.Delay

Total Delay,

CMP. Aft.

CA RDN

rate

INV 1.5 0% 2.38 100% 2 2.015 60%

NOR 8.83 0% 16.315 100% 12 12.34 50%

NAND 6.66 0% 15.185 100% 12 12.17 18%

BUF 26.45 0% 20.73 100% 20 20.73 100%

XNOR 6.29 0% 10.405 100% 8 8.065 45%

MUX 34.025 0% 32.8 100% 32 32.8 100%

Unit : ps

*Org_L : Original layout

*CA RDN Rate : Critical Area Reduction Rate

*DeCMP. Aft. : De-compaction after

*Max.Delay : User define delay

*CMP. Aft. : Compaction after

(48)

38

實驗二 : 假設微小顆粒直徑為 6um,輸入 XNOR 標準元件,做佈局放寬及縮小實驗後,

的佈局之平均延遲時間及重要面積縮小率百分比。

原始佈局實驗

(1)計算佈局之平均延遲時間 : 6.29psec; 重要面積縮小率百分比 : 0%

(2)原始佈局實驗結果及佈局圖如圖 5.4 XNOR 原始標準元件(6um)圖

圖 5.4 XNOR 原始標準元件(6um)圖 佈局放寬實驗

(1)佈局放寬後之平均延遲時間 : 15.83psec ; 重要面積縮小率百分比 : 100%

(2)佈局放寬實驗結果及佈局圖如圖 5.5 XNOR 放寬原始標準元件(6um)圖 1

圖 5.5 XNOR 放寬原始標準元件(6um)圖 1

(49)

39

(3)將佈局放寬實驗結果及佈局圖,再利用軟體做佈局的調整如圖 5.6 XNOR 放寬原始標 準元件(6um)圖 2

圖 5.6 XNOR 放寬原始標準元件(6um)圖 2 佈局縮小及考慮時間限制實驗

(1)佈局縮小及考慮時間限制後之限制/平均延遲時間: 8psec/8.21psec; 重要面積縮 小率百分比: 51.3%

(2)佈局放寬實驗結果及佈局圖如圖 5.7 XNOR 縮小放寬後標準元件(6um)圖

圖 5.7 XNOR 縮小放寬後標準元件(6um)圖

(50)

40

在與實驗二相同實驗步驟下,對其他標準元件做完實驗,並將實驗結果計錄如下:

Total delay

Org_L

CA RDN

rate

Total Delay,

DeCMP. Aft.

CA RDN

rate

Max.Delay

Total Delay,

CMP. Aft.

CA RDN

rate

INV 1.5 0% 3.45 100% 2 2.02 63.75%

NOR 8.83 0% 28.685 100% 16 16.3 56.67%

NAND 6.66 0% 25.595 100% 16 16.005 32%

BUF 26.45 0% 21.885 100% 21 21.885 100%

XNOR 6.29 0% 15.83 100% 8 8.21 51.3%

Unit : ps

*Org_L : Original layout

*CA RDN Rate : Critical Area Reduction Rate

*DeCMP. Aft. : De-compaction after

*Max.Delay : User define delay

*CMP. Aft. : Compaction after

由實驗一,二結果及數據來看,先放寬佈局確實可以得到重要面積最小化,而之後 再依照時間的限制,縮小佈局,也能達到我們預期的延遲時間。

緩衝器及多工器,在放寬佈局後,延遲時間是縮小的,所以它們應該就不需要再做 縮小佈局的動作。

在做微小顆粒直徑為 4um 時,由於 Metal1, Metal2 都已經是 4um,所以就不會需 要被放寬。而在做微小顆粒直徑為 6um 時,就會對 Metal1, Metal2, Poly 做處理。

另外在最佳化線寬(Optimal Width),由於在實際執行後發現,都落在 2.8um 以內,

所以在放寬佈局後,線寬會大於 2.8um(4, 6um),這個功能就應該不會執行了。

(51)

41

實驗三 : 我們將實驗一的結果,以重要面積縮小率與延遲時間及標準元件大小做比 較,列出曲線圖如,圖 5.8 延遲時間與重要面積縮小率比較(4um) 圖及圖 5.9 標準元 件大小與重要面積縮小率比較(4um) 圖。

圖 5.8 延遲時間與重要面積縮小率比較(4um)圖

圖 5.9 標準元件大小與重要面積縮小率比較(4um)圖

(52)

42

實驗四 : 考慮重要面積與標準元件良率之估算。

在考慮重要面積與標準元件良率之間的關聯,我們提出簡單標準元件良率估算的方 法來做估算。

而我們使用的方法,是將標準元件的面積及重要面積變化的面積,來做估算列出計 算式如下 :

在將重要面積分成水平及垂直線段計算式會為 :

依上述方法來做估算,對所由標準元件做微小顆粒直徑為 4um 實驗,並將實驗結果計錄 如下:

Org.L.

Size

Org.L.C

A Value

Org.L.

Yield

DeCMP.L.

Size

DeCMP.L.CA

Value

DeCMP.L.

Yield

Improve

Yield

INV 1260 140 88.9% 1400 0 100% 11.1%

NOR 1820 280 84.6% 2240 0 100% 15.4%

NAND 1820 280 84.6% 2240 0 100% 15.4%

BUF 1820 252 86.2% 2170 16 99.3% 13.1%

MUX 3780 848 77.6% 4620 97 97.9% 10.3%

XNOR 3220 777 75.9% 4200 173 95.9% 10.0%

Total Layout Area – Total CA Yield = ______________________________________

Total Layout Area

Total Layout Area – Horizontal_CA –Vertical_CA Yield = _____________________________________________________________

Total Layout Area

(53)

43 Unit : um x um

*Org. L. Size : Original Standard Cell Layout Size

* Org.L.CA Size : Original Standard Cell Layout’s CA Size

* Org.L. Yield : Yield of Original Standard Cell Layout

* DeCMP.L. Size : Standard Cell Layout Size after Decompacted(Vertical Wire CA=0)

* DeCMP.L.CA Size : Standard Cell Layout’s CA Size after Decompacted(Vertical Wire CA=0)

由上述實驗結果,在我們提出簡單標準元件良率估算的方法來做估算後,在重要面 積為零的條件下,可增加 10~15% 標準元件良率的提升。

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第六章 結論與未來展望

在近年以來,晶片的製程技術的進步,已經可以將大量的電晶體電路,整合在一個 積體電路(IC)之中,但也讓線寬及線段間距也愈來愈小,所以微小顆粒所造成的問題也 愈來愈嚴重。

如我們這篇論文提出的方法,在有時間限制下,將標準元件(Standard cell)的製 程良率改善到最佳結果的系統,確實是可以將微小顆粒所造成的問題有效解決,來避免 晶圓良率下降,這就是所謂的 DFM(Design For Manufacture),就是在製造之前,設計 時就加以考慮,加入一些容錯的概念。

在展望未來,如以本篇論文提出的方法做出發,在預估延遲時間裡,將電晶體電路 的預估延遲時間,萃取出模擬軟體跑出來的延遲時間,這樣的做法應該會更接近實際標 準元件的估延遲時間。另外在考慮重要面積與標準元件良率之間的關聯,我們使用標準 元件的面積及重要面積變化的面積,來做估算並跑出結果,這個部份如果在結合一些積 體電路的實務資訊,應該會得到更準確的數據。

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