年公務人員高等考試三級考試試題

Loading.... (view fulltext now)

全文

(1)

104年公務人員高等考試三級考試試題 代號:26780 類 科: 電子工程

科 目: 半導體工程

考試時間: 2 小時 座號:

※注意: 可以使用電子計算器。

不必抄題,作答時請將試題題號及答案依照順序寫在試卷上,於本試題上作答者,不予計分。

全一頁

一、化學氣相沉積(CVD)製程操作於表面反應受限區(surface-reaction-limited regime),

已知波茲曼常數 k = 1.38 × 10-23 J/K,e = 1.6 × 10-19 C,假設先導物(precursor)濃度 不變,請求出:(每小題 10 分,共 20 分)

反應速率活化能 Ea = 0.5 eV 固定,T = 450 K 之反應速率為 T = 400 K 之幾倍?

 T = 400 K 固定,當 Ea = 0.4 eV 時之反應速率為 Ea = 0.5 eV 之幾倍?

二、閘極介電層製程含三層,材料之厚度分別為 30 nm(Al2O3)、20 nm(HfO2)及 10 nm( SiO2),已知其介電常數( dielectric constant)分別為 9(Al2O3) 、 25(HfO2)及 3.9(SiO2),請求出:(每小題 10 分,共 20 分)

三層堆疊換算成 SiO2之等效厚度(equivalent oxide thickness)為多少?

加上偏壓 5 V 於三層材料,各別之壓降 VAl2O3、VHfO2及 VSiO2為多少?

三、在 n 通道 MOSFET 製程技術中,利用間隙壁(spacer)及兩次離子佈植實施 LDD

(lightly doped drain)結構,請說明製程步驟。(15 分)

四、在 p 通道 MOSFET 製程技術中,利用深淺不同之離子佈植進行臨限電壓調整

(VT-adjust)及抗擊穿(antipunch-through)佈植,請以 p-MOSFET 元件結構剖面 圖說明兩佈植區域位置及其實施理由。(15 分)

五、TEOS(tetra-ethyloxy-silane)oxide 常使用於 PMD(premetal dielectric)及 IMD

(intermetal dielectric),若不加其他摻雜物稱為 USG(undoped silicate glass),

請說明:(每小題 5 分,共 15 分)

 PSG 用途為何及需摻雜何種元素。

 BPSG 用途為何及需摻雜何種元素。

 FSG 用途為何及需摻雜何種元素。

六、在電漿(plasma)應用製程中,兩電極間加上 RF,因電子移動速度較離子快,會形 成電漿電位(plasma potential)VP,令電漿相對 RF 電極之直流壓降(DC bias)為 Vx,相對接地電極之直流壓降為 Vy,RF 電極面積為 Ax,接地電極面積為 Ay,其 中 Ay = n Ax,關係式為 Vx/Vy = n4。已知兩電極間之自偏壓(self-bias)為 Vy的 1.25 倍,VP = 20 V,請求出:

n =?(8 分)

 DC bias =?(7 分)

數據

Updating...

參考文獻

Updating...

相關主題 :