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中 華 大 學

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Academic year: 2022

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(1)

中 華 大 學 碩 士 論 文

使用二階最小帄方法之非等長度分段直接數位 頻率合成器

Direct Digital Frequency Synthesizers

Using Second-Order Least Square Approximations Based on Unequal-Length Segments

系 所 別:電機工程學系碩士班 學號姓名:E09701019 吳志遠 指導教授:林國珍 博士

中華民國 100 年 7 月

(2)

摘要

在通訊系統中,如何去設計一個能夠提供精確且穩定頻率的頻率合成器是非常重 要的。在本篇論文中,我們為了得到更佳的輸出頻率解析度,並不採用傳統的頻率合 成技術( 鎖相迴路頻率產生器),而使用直接式數位電路的方式來實現頻率合成器。

直接式數位頻率合成器具有快速頻率切換、低記憶體使用率、低複雜度、低相位雜訊、

高頻率解析度和高頻譜純度的特性。但發展初期因受當時微電子技術與信號處理技術 的限制,DDFS 技術在當時並沒有受到足夠重視。隨著電子工程領域的實際需要以及 積體電路和微電子技術的發展,DDFS 技術在理論上的探討和在實際中的應用都得到 了相對快速的發展,且提升了它的優越性。因此 DDFS 已經成為雷達、通信、電子等 系統中訊號源的首選。

本論文提出一個基於等段分割的新分段方法,應用於直接式數位頻率合成器,而 這個方法,使用一個二次最小誤差帄方法(Least Square)來近似分段的正弦函數,因為 數位位元刪減的關係,不同長度的分段及不同系數位元長度(8~16Bit)會呈現不同的無 寄生動態範圍(SFDR) 。而若以無寄生動態範圍(SFDR)為基準進行比較,則可以發現 當系數位元長度低於 16Bit 時,非等段長度分段法將優於等長度分段法。在模擬及實 驗的部分,分別使用 Matlab 與 QuartusII 軟體進行模擬比較與硬體驗證,並透過 Altera 公司的 Stratix II FPGA 模擬板進行驗證上述實驗架構的無寄生動態範圍 (SFDR)。

本篇論文的硬體電路架構已燒錄於 FPGA 之中,並且完成驗證與量測,其輸出 頻譜的寄生訊號動態範圍(SFDR)為 77.5dBc,使用硬體花費約為 120 個 Logic Elements(LEs)。

關鍵字:直接數位頻率合成器,二次最小誤差帄方法,非等段長度區分法。

(3)

ABSTRACT

In communication system, how to design a frequency synthesizer that could supply a precise and stable frequency is important. In this thesis, direct digital circuit is applied to implement a frequency synthesizer, because of better frequency resolution. Direct Digital Frequency Synthesizer has many advantages of faster frequency switching, lower memory size, lower circuit complication, lower noise, higher frequency resolution and higher spectrum purification. In primary stage, DDFS is not to be paid much attention, but depends on the progress of integrated circuit and micro electronic manufacture technology.

DDFS grows up rapidly in theorization and application. At last, DDFS become a best choice of signal source of radar, communication, micro electronic system.

A new segmentation method based on equal length segments is proposed for a direct digital frequency synthesizer.The method uses a second-order least square polynomial to approximate the segmented sine function. Due to digital truncations, different length segments exhibit different spurious free dynamic range (SFDR) for different coefficient’s word length from 8 to 16. The unequal-length segments method is superior to the equal-length segments method in measuring SFDR for the word length less than 16. An Altera Stratix II FPGA design demonstrates the spurious free dynamic range of the proposed architecture.

The proposed architecture had be verified on FPGA, Its SFDR is 77.5 dBc and hardware cost is 120 Logic Elements

Keywords: Direct Digital Frequency Synthesizer (DDFS), second-order least square

polynomial, unequal-length segments method

(4)

誌 謝

在碩士班的研究過程中,承蒙指導教授 林國珍博士,在其細心與耐心的教誨下,

使我無論是研究的過程、生活的態度以及待人處事上,皆能獲得精進,受益良多。在 此致上最誠摯的敬意與謝意。更要感謝口詴委員:清華大學電子研究所 徐永珍教授、

中央大學電機工程學系 邱煥凱教授及中華大電子工程學系 宋志雲教授,在百忙之中 給予指導,也要感謝中華大學電機所的諸位老師們,在我研究的過程中提供了非常多 寶貴的建議和指導,讓本篇論文更臻嚴謹完善。

另外要感謝實驗室的學長和學弟在學業上的協助,還有學弟哲銘、信誠、同學俊 豪…的陪伴,使我在這幾年留下美好的回憶。

在職進修的生活,其實並不容易,還好有家人的支持與鼓勵,最要感謝的就是我 的妻子對我的體諒、支持與不曾間斷的鼓勵,這些都是在我背後支持我的力量。

最後。感謝所有幫助過我而我未曾提及的人,這份情我永遠記得,謝謝你們。

吳志遠 謹誌於民國 一百 年七月

(5)

目 錄

摘要 ... i

Abstract ... ii

誌謝 ... iii

目錄 ... iv

圖目錄 ... vii

表目錄 ... ix

第一章 緒論 ... 1

1.1 研究背景與動機 ... 1

1.2 研究步驟與方法 ... 2

1.3 論文組織架構 ... 2

第二章 頻率合成器的介紹與探討 ... 3

2.1 頻率合成器 ... 3

2.1.1 直接類比頻率合成技術 ... 5

2.1.2 非直接頻率合成技術 ... 6

2.1.3 直接數位頻率合成技術 ... 6

2.2 直接式數位頻率合成器簡介 ... 6

2.2.1 高訊號頻率純度且以記憶體為基礎的設計 ... 8

2.2.2 低訊號頻率純度不以記憶體為基礎的設計 ... 10

2.3 相位弦波振幅轉換器之方法概述 ... 11

2.3.1 角度分解 ... 11

2.3.2 角度旋轉 ... 12

2.3.3 多項式近似 ... 14

2.4 正弦波對稱特性 ... 16

2.5 量化影響 ... 21

2.5.1 相位量化誤差 ... 21

2.5.2 振幅量化誤差 ... 22

(6)

2.6 頻率合成器各項參數介紹 ... 24

2.6.1 頻率範圍 ... 24

2.6.2 頻率解析度 ... 24

2.6.3 頻率切換速度 ... 24

2.6.4 相位雜訊 ... 25

2.6.5 寄生訊號 ... 25

2.6.6 寄生訊號動態範圍 ... 26

第三章 非等長度最小帄方近似法 ... 27

3.1 簡介 ... 27

3.2 最小帄方(Least Square)多項式 ... 27

3.2.1 傳統最小帄方近似 ... 27

3.2.2 正交多項式近似 ... 28

3.3 非等長度分段 ... 34

3.4 頻域分析 ... 36

3.4.1 傅立葉轉換 ... 36

3.4.2 頻譜諧波計算與分析 ... 37

3.5 數學式驗證與軟體模擬分析 ... 38

3.5.1 近似函數整理 ... 38

3.5.2 軟體模擬 ... 41

3.5.3 非等長度分段與位元限制 ... 45

3.6 整體電路架構描述 ... 48

3.6.1 系統運作方塊圖 ... 48

3.6.2 硬體電路架構 ... 49

第四章 硬體實現與模擬結果 ... 53

4.1 Verilog 硬體描述語言 ... 58

4.2 硬體輸出時序模擬與驗證 ... 60

4.3 輸出波形模擬與頻域分析 ... 62

(7)

4.4 硬體實現與量測結果 ... 65 第五章 結論及未來展望 ... 68 參考文獻 ... 69

(8)

圖目錄

圖 2. 1 頻率合成器圖 ... 4

圖 2. 2 直接類比頻率合成器系統方塊圖 ... 4

圖 2. 3 鎖相迴路系統方塊圖 ... 5

圖 2. 4 DDFS 系統方塊圖 ... 7

圖 2. 5 相位累加器輸出示意圖 ... 7

圖 2. 6 以 ROM-base 技術實現的 DDFS ... 8

圖 2. 7 近似正弦波 ... 10

圖 2. 8 以 ROM-less 技術實現 DDFS ... 10

圖 2. 9 Sunderland 架構 ... 12

圖 2.10 Nicholas 架構 ... 12

圖 2.11 單相位 DDFS 結構 ... 15

圖 2.12 正交 DDFS 結構 ... 15

圖 2.13 正弦函數分段區間多項式電路方塊圖 ... 16

圖 2.14 一個週期的正弦波 ... 18

圖 2.15 對稱法架構圖 ... 18

圖 2.16 訊號變化示意圖 ... 18

圖 2.17 八分之ㄧ周期之正弦波/餘弦波 ... 20

圖 2.18 直接式數位頻率合成器的主要誤差來源 ... 21

圖 2.19 查表系統的輸出示意圖 ... 23

圖 2.20 理想震盪電路輸出頻譜 ... 25

圖 2.21 實際震盪電路的功率頻譜密度 ... 25

圖 2.22 寄生訊號動態範圍 SFDR 示意圖 ... 26

圖 3. 1 權重函數(weight function) ... 30

圖 3. 2 非等長度分段 ... 35

圖 3. 3 多項式近似正弦函數[0,π/2] ... 41

圖 3. 4 類比輸出正弦波 ... 42

(9)

圖 3. 5 理想 SFDR ... 43

圖 3. 6 近似函數與理想值的誤差分析 ... 44

圖 3. 7 二次四等分的 SFDR (dBc) ... 46

圖 3. 8 二次八等分的 SFDR (dBc) ... 47

圖 3. 9 DDFS 系統運作方塊圖 ... 48

圖 3.10 二次八段的硬體電路架構圖 ... 49

圖 4. 1 數位電路設計流程圖 ... 51

圖 4. 2 Altera 發展的 QuartusII 8.0 操作介面 ... 52

圖 4. 3 直接式數位頻率合成器架構的 RTL 表示圖 ... 53

圖 4. 4 硬體輸出時序圖 ... 54

圖 4. 5 擷取的暫存資料檔 ... 55

圖 4. 6 合成後的類比輸出波形圖 ... 56

圖 4. 7 輸出頻譜純度分析 ... 57

圖 4. 8 實驗測詴版(StratixII)實體圖 ... 58

圖 4.9 Stratix II 元件的適應性邏輯模組(ALM) ... 59

圖 4.10 Stratix II 元件的邏輯陣列區塊(LAB) ... 60

圖 4.11 USB Port Download Cable ... 61

圖 4.12 數位類比轉換器(DAC-904)Data Sheet ... 61

圖 4.13 MSO9012A 混合訊號示波器 ... 61

圖 4.14 SMA to BNC 轉接頭 ... 62

圖 4.15 輸出腳位的設定 ... 62

圖 4.16 為整體實驗的圖 ... 63

圖 4.17 示波器測量結果波形圖 ... 64

圖 4.18 Altera FPGA 的 LE ... 65

圖 4.19 不同 FCW 時其 SFDR 變化 ... 65

圖 4.20 8 bit &14 bit 於高頻時之最佳 SFDR 分佈 ... 67

(10)

表目錄

表 2. 1 整理出[14]-[22]的演算法 ... 16

表 2. 2 sine 的相位對照表 ... 19

表 2. 3 sine 和 cos 的相位對照表 ... 19

表 2. 4 相位捨去誤差表 ... 21

表 2. 5 相位捨去後無誤差表 ... 22

表 3. 1 二次四等分兩段(2) ... 38

表 3. 2 二次四等分三段(1,2) ... 38

表 3.3 二次四等分四段(等長度)... 39

表 3.4 二次八等分二段(4) ... 39

表 3.5 二次八等分三段(2,5)... 39

表 3.6 二次八等分四段(2,4,6)... 39

表 3.7 二次八等分五段(1,2,4,6)... 40

表 3.8 二次八等分六段(1,2,3,4,6)... 40

表 3.9 二次八等分七段(1,2,3,4,5,6)... 40

表 3.10 二次八等分八段(等長度) ... 41

表 3.11 理想分段進似的 SFDR (dBc) ... 45

表 3.12 二次四等分的 SFDR (dBc) ... 46

表 3.13 二次八等分的 SFDR (dBc) ... 47

表 4.1 Stratix II EP2S60F1020C4 規格 ... 58

表 4.2 Stratix II 元件特徵 ... 59

表 4.3 安捷倫混合訊號示波器規格表 ... 62

表 4.3 8 bit &14 bit 於高頻之最佳 SFDR ... 66

(11)

第一章 緒論

1.1 研究背景與動機

頻率合成的技術在1943年被提出後,不論在業界或是學術界,多立刻投入大量資 源在於該領域。因為頻率合成的技術,能將單價較低的低頻震盪元件所產生的弦波訊 號頻率作為參考基準,進而產生我們想要的較高段頻帶的頻率輸出,成功降低了電子 產品的製作成本。

實現頻率合成的電路稱為頻率合成器。頻率合成器可分為三大類:直接類比頻率 合成器(Direct Analog Frequency Synthesis,DAFS)、鎖相迴路(Phase-looked loop,

PLL)、直接數位頻率合成器(Direct Digital Frequency Synthesis,DDFS)。前兩項為類 比設計方式,因為類比元件容易受到周圍環境溫度、溼度等影響,造成頻率不容易控 制。而 PLL 因其具有內部回授延遲,因此無法同時提供高速的頻率切換和高純度的 頻譜。所以我們採用後者以數位方式設計的直接式數位頻率合成器 (DDFS)。直接數 位頻率合成器具有良好的頻率解析度、連續相位頻率切換速度以及低相位雜訊,使得 直接式數位頻率合成器成為現代無線通訊系統的最佳選擇之ㄧ。

(12)

1.2 研究步驟與方法

(1) 收集相關資訊,研究有關於頻率合成器相關的技術文件與論文,查詢目前頻率合 成器的相關應用。

(2) 選定演算法來近似所需的正弦波,並定義相關分段方法及系數的位元長度,模型 建立後,利用 MATLAB 進行電路模型的模擬與分析。

(3) 應用分析所得訊息並以硬體架構來實現,利用 QUARTUS II 和 FPGA 板模擬與驗 證電路模型。

1.3 論文組織架構

本論文共分五章:

第一章為緒論,包含了研究的背景、動機、目的及論文架構。

第二章為頻率合成器的介紹與探討,文中簡述了製作頻率合成器的三種主要技術,直 接式類比頻率合成器、鎖相迴路及直接式數位頻率合成器。另外也簡述了三種相位弦 波振幅轉換器(PSAC)之方法概述,包含角度分解(Angular Decomposition)、角度旋轉 (Angular Rotation)、多項式近似法(Polynomial Approximation)。

第三章為本論文所提出最小帄方法、非等段長度分段法的描述與推導。由傅立葉級數 出發,導出頻域的觀念,再進行頻譜純度的分析,將完整的數學方程式利用 MATLAB 軟體做數值分析與模擬驗證,最後設計出整體系統的數位電路架構。

第四章為硬體實現與模擬結果,先描述利用硬體描述語言 Verilog 實現後的模擬結 果,最後將所撰寫的 Verilog Code 燒入至 FPGA 實驗測詴版做硬體驗證。

第五章為結論,包括本論文的結論和未來的展望。

(13)

第二章 頻率合成器的介紹與探討

2.1 頻率合成器

早年在多頻道的高頻接收機中,都是應用高價位的石英晶體振盪器,設計產生信 號頻率的諧振電路,如今則都以頻率合成器(Frequency Synthesizers)電路取而代之。

頻率合成器是經由一個單一的參考頻率(Reference Frequency),產生許多高精度信號 頻率的電子電路。頻率合成(Frequency Synthesis)一詞,最早出現在 1943 年出版的美 國電機工程學會(IEEE)的專業會刊上,H. J. Finden 提出一種以參考頻率經整數相除 後,再取其諧波信號,而產生許多信號頻率的技術[1]。近年來在積體電路設計與製 造上的先進開發,頻率合成器所使用的元件,一般來說價位都不高,使得頻率合成器 成為一個價格適宜的電子組件,應用頻率合成技術,是為設計新一代通信系統的必經 之途,目前已經普遍應用於各種通信電子系統中。

頻率合成器種類主要可以分成三大類:直接類比合成(Direct Analog Synthesis;

DAS) 、 非 直 接 頻 率 合 成 (Phase Lock Loop ; PLL) 及 數 位 頻 率 合 成 (Direct Digital Frequency Synthesis;DDFS)。

2.1.1 直接類比頻率合成技術

直接式類比頻率合成器(Direct Analog Frequency Synthesis),是一種最古老的頻率 合成方法。這一方法是應用一個,或是更多個的參考頻率信號,經由諧波產生電路,

帶通濾波電路,混頻電路,倍頻及除頻電路等的組合運用,產生一些特定的信號頻率,

如圖 2.1 所示[2]。通常都以 BJT 設計諧波產生電路,主要是由於這一類主動元件,

在基極-射極的電壓特性,為一非線性的指數型函數。而來自諧波產生器輸出端的各 次諧波,再經帶通濾波電路的調諧,取出我們所需的諧波信號。

(14)

圖 2.1 頻率合成器

圖 2.2 為一個具有參考頻率選擇開關機制的直接式類比頻率合成器基本架構 [3],其參考頻率分別為 13~22MHz 以及 102、103MHz 等,共計十一種不同的頻率。

在頻率的合成過程中,每次經混頻電路後,即以 10 除之,目的是在於透過此除頻電 路後,將輸出頻率位數自 MHz 轉成 100KHz。依此類推,輸出頻率的解析度就可以 達到數個 Hz 的範圍。

圖 2.2 直接式類比頻率合成器系統方塊圖

直接式類比頻率合成器具有快速的頻率切換效果,幾乎是任意精細的頻率解析 度,低相位雜訊以及所有方法中最高的工作頻率。但是,直接式類比頻率合成器卻需 要較多的硬體,此硬體上的需要使得它的體積較大,價格也較貴。而直接式合成技術 的另一個缺點是,一些不要的頻率(旁生頻率)會出現在輸出端。頻率範圍愈寬,旁生 成份愈有可能出現在輸出端。這些缺點,將它多方能力,速度,直接合成的彈性等優 點抵消。

(15)

2.1.2 非直接頻率合成技術

鎖相迴路是間接頻率合成技術中的一個關鍵部份,它是一個負回授系統,是一個 實現相位自動鎖定的控制系統,其輸出信號與參考信號相位同步,簡稱 PLL(Phase Locked Loop)[4] 。 鎖 相 迴 路 是 由 相 位 檢 測 器 (Phase detector) 、 迴 路 濾 波 器 (Loop Filter ,LP)和電壓控制震盪器(Voltage Control Oscillator ,VCO)三部份組成,如圖 2.3。

相位檢測器又稱為相位比較器,將輸入訊號和電壓控制震盪器(VCO)的訊號做相位比 較,輸出為 DC 電壓,其值與兩個信號的相位差大小成正比。低通濾波器決定鎖相迴 路的動態特性,包括頻率涵蓋範圍,當輸入頻率發生變化時,迴路響應的快慢。電壓 控制震盪器是一個由直流電壓所控制的震盪頻率輸出,其輸出頻率與輸入電壓成正 比。

鎖相迴路的工作介紹如下,電壓控制震盪器的輸出信號和相位檢測器的參考信號 比較產生相位控制信號。相位控制信號通過低通濾波器後直接電壓控制震盪器的輸 出。當輸出信號與參考信號相位一致時,輸出信號鎖定參考信號,迴路進入鎖定狀態,

此時輸出信號取得和參考信號一致的頻率的相位。當迴路已經處於鎖定狀態時,如果 輸入參考信號的頻率和相位發生變化,通過迴路的控制作用,電壓控制震盪器的頻率 和相位能不斷跟蹤輸入參考信號頻率的變化而變化,使迴路重新進入鎖定狀態。

圖 2.3 鎖相迴路系統方塊圖

在電壓控制震盪器和頻率檢測器之間的反饋迴路上增加除頻器,就形成了一個間接頻 率合成器。輸出信號頻率和參考信號頻率之間的關係為

(16)

r

out

N F

F  

N 為分頻器的分頻係數。由上式可看出,通過改變除頻係數 N,電壓控制震盪器就可 以產生不同頻率的輸出信號。此類頻率合成器的技術因為使用除頻器和頻率檢測器,

所以相位雜訊較好,但電路複雜,體積較大,成本較高,在實際應用中使用不多。

2.1.3 直接數位頻率合成技術

直接式頻率合成技術是一種新的頻率合成方法,由美國學者 J.Tierney,C.M.Rader 和 B.Gold 三人於 1971 年首次提出[5],但由於當時受到微電子技術與信號處理技術的 限制,DDFS 技術在當時並沒有受到足夠重視,而僅僅是再理論上進行了一些探討,

隨著電子工程領域的實際需要以及數位積體電路和微電子技術的發展,直接式頻率合 成技術在理論上的探討和在實際中的應用都得到了快速的發展。

DDFS 具有很多的優點:極高的頻率穩定度,極高的頻率解析度,超高速的頻率 轉換時間,相位連續,相位雜訊低,全數位自動化控制,可以任意合成波形。DDFS 已經成為雷達、通信、電子等系統中訊號源的首選,在線性調頻、展頻、跳頻系統、

高清析度電視等領域中得到廣泛應用。在電子測量與現代化儀器儀表等領域中也有廣 闊的應用前景,已經逐步成為高性能信號產生器的核心技術。

2.2 DDFS 簡介

DDFS 是應用邏輯電路,產生一個以數位表示出的信號,然後再經數位類比 D/A 轉換,將數位表示出的信號轉換回類比波形[6]。ㄧ個傳統的直接式頻率合成器包含 幾個基本元件,相位累加器(Phase Accumulator)、正弦波產生器(Sine Generator)、數位 類比轉換器(Digital to Analog Converter;DAC)及低通濾波器(Low Pass Filter;LPF)。

如圖 2.4[7]。

(17)

圖 2.4 DDFS 系統方塊圖

相位累加器是一個數位曲線斜率控制產生器,輸出是一個 N-bit 的數位曲線,其 斜率是由 L-bit 的輸入頻率控制字元(Frequency Control Word,FCW)來控制,頻率控 制字元的值是由 0 到2L -1,這個數位曲線可以對應到一個相位曲線,週期為

0 ~ 2 

, 如圖 2.5 所示[8]。

圖 2.5 相位累加器輸出示意圖

每一個 Clock 增加一個 Frequency Control Word,對應到相位為:

L

F C W 2  2

 

由於相位累加器的工作頻率為

f

CLK,且每一個 Clock 增加一個頻率控制字元,也就是 說每一個 Clock 增加一個

 

,因此,DDFS 的輸出頻率為:

(18)

out

FCW

L

f

C L K

f  

2

由上式可知輸出頻率與頻率控制字元成正比關係,但頻率合成過程中,取樣頻率 不變,所以頻率控制字元將改變輸出頻率的解析度。

在數位頻率合成器系統方塊圖中,最重要的區塊就是正弦波產生器,此部分又 可稱為相位弦波振幅轉換器(Phase to Sinusoid Amplitude Converter;PSAC)。相位累 加器的輸出波形可視為一個唯讀記憶體(Read Only Memory;ROM),記憶體裡面儲存 了 S-bit 數位化的正弦波形,此時記憶體的大小為

S 2

Lbits。為了要減少記憶體的大小 而 沒 有減 少頻 率解 析度 , 相位 累加 器的 輸出 縮 短為 P-bits 。 相位 的 縮 減 (Phase Truncation)使得記憶體的大小為

S 2

Pbits。弦波產生器為數位頻率合成器中,操作頻 率受限及功率消耗主要部份。

正弦波產生器依唯讀記憶體(ROM)使用情形分為二大類:

一、高訊號頻率純度且以記憶體為基礎的設計(High SFDR, ROM-base)

二、低訊號頻率純度且不以記憶體為基礎的設計(Low SFDR, ROM-less)

以下將分別簡述之。

2.2.1 高訊號頻率純度且以記憶體為基礎的設計

此類的直接式數位頻率合成器技術主要的功率消耗通常為記憶體(ROM)。而比 較 常 見 的 方 法 是 以 泰 勒 數 列 為 基 礎 的 線 性 插 補 法 (Taylor-series-based linear interpolation scheme),目的是要達到降低記憶體而用卻能足夠精確的輸出,在[9]中

cos i )

- i (

cos cos

) sin - i i (

sin sin

其中

  ( 

i

, 

i1

)

i代表著記憶体位址的 MSB 的值,

(  - 

i

)

代表著相位

(  )

的 LSB

(19)

值。

值各自代表 sine 和 cosine 的插值係數,這些都是儲存在記憶體中。圖 2.6 為產生正弦波函數的頻率合成器。ㄧ個 N 位元的相位累加器通常被使用於相位控制。

N 的選擇是依照對輸出頻率精確值的需求而定。相位累加起的最前面 m+n+3 位元的

輸出是用來當作後面模組的相位位址

(  )

。此相位位址的最前面三個位元是用來控制

一完整的正弦波輸出。m 位元用來當作 sin/cosine(ROM1)和插補係數(ROM2)的位址。

較低的有效 n 位元代表插補公式中的

(  - 

i

)

圖 2.6 以 ROM-base 技術實現的 DDFS

2.2.2 低訊號頻率純度不以記憶體為基礎的設計

因為記憶體為傳統直接式數位頻率合成器的主要功率損耗,所以,不使用記憶體 的架構(ROM-less)是近年來提出的新構想。

以線性切割的方式(Linear Segment)切割正弦函數。圖 2.7 為一個四段切割的例 子,切割線斜率(Segment’s Slope)為兩點間斜率(k0,k1,k2,k3)。實線為一理想的正弦波 (Ideal sin(x) ),虛線為一理想弦波的線性近似 P(x)。為了簡化近似,我們將切割的數

(20)

目選擇為二的次方,利用 x (i = 0,1,K) i 均分弦波。而不需要記憶體為基礎的架構是 將線性數位類比轉換器(Linear DAC) 包含至數位電路中。圖 2.8 為[10]所提出的實現 架 構 , 相 位 累 加 器 的 最 前 面 (MSB) M 位 元 被 使 用 在 後 級 的 相 位 振 幅 轉 換 器 (Phase/Amplitude Converter ,PAC)。相位振幅轉換器中包含了互補器(Complementor)、

線 性 數 位 類 比 轉 換 器 (Linear DAC) 、 選 擇 性 加 權 和 功 能 模 組 (Switched Weighted-Sum ,SWS) 。

圖 2.7 近似正弦波

圖 2.8 以 ROM-less 技術實現 DDFS

(21)

2.3 相位弦波振幅轉換器之方法概述

相位弦波振幅轉換器最大設計目標就是要降低電路的複雜度,產生較純的訊號,

使操作數度變快,降低功率消耗,大致上可分為角度分解(Angular decomposition)、角 度旋轉(Angular Rotation)、多項式近似(Polynomial Approximations)。

2.3.1 角度分解 (Angular Decomposition)

此方法是利用角度與振幅之間的差值來取代完整的弦波振幅值訊號,使記憶體中所 需儲存的數值變小,進而縮小所需的記憶體大小。比較重要改善查表法的方法有 Sunderland 架構和 Nicholas 架構[11],這兩個方法的主要原理是利用三角函數的合差 化積公式,將原本的角度拆成兩個部份,一個部份為主要角度,另一個部份為較精確 的角度,並利用三角函數在角度很小時可以利用近似值做趨近,將此兩部份分別儲存 於兩個記憶體中,在利用加法器將此兩個記憶體中所儲存的值相加得到所需的輸出訊 號。而圖 2.9 Sunderland 和圖 2.10 Nicholas 架構,兩者間的差異在於,Nicholas 在精 確的角度值部份利用對稱的方法來簡化所需的記憶體為二分之ㄧ,此方法需要多一個 位元來判斷兩個記憶體間的關係是相加或者相減。以加減法器來取代加法器,如此一 來可以將 Fine ROM 的大小減半。

Sunderland 演算法,假設有 N phase bits

,將三等分 A、B、C 的範圍,

A2 、 2

B

2  -A2-(A B)

C

2 

  A  B  C

,正弦函數可表示成

)

sin(

sin   ABC

使用三角函數特性可得到

) )sin(

sin(

sin(

- ) )sin(

)cos(

cos(

)cos(

sin(

) sin(

cos(

)cos sin(

) sin(

sin

C B A) C

B A C)

B A

C B) A (C)

B A

C B A

 

依據 A、B、C 的值可以將上式近似成

(22)

) )sin(

cos(

) sin

) sin(

sin

C A B

(A

C B A

 

圖 2.9 為 Sunderland 架構,查表被分成了兩個 ROM 分別 Coarse 為

sin(A  B)

和 Fine 為

cos(A)sin( C)

儲存起來。

圖 2.9 Sunderland 架構

圖 2.10 Nicholas 架構

2.3.2 角度旋轉(Angular Rotation )

此方法主要是使用 CORDIC 演算法,最早是在 1959 年由 Jack E.Volder[12]提出,

其最初的目的是用來計算三角函數的相位進行運算時,所對應正餘弦函數的變化值與 原相位所對應的正餘弦值之間的關係。我們可以將這個性質進一步的透過判斷的方式 來求得指定相位所對應的正、餘弦的近似值,此為 CORDIC 演算法計算輸入相位所

(23)

對應之正、餘弦的值之原理。此電路實現方式以乘法器與加法器來實現。但由於乘法 器的運算複雜,於是後來許多人投入研究 CORDIC 演算法的簡化中,將原本的乘法 器以移位器取代,大量簡化運算的複雜度。CORDIC 演算法靠著座標旋轉的概念,進 行連續的角度旋轉,直到旋轉角度與輸入角度的差值為 0,即產生輸入角的正、餘弦 的值。

二 維 空 間 中 , 座 標 帄 面 上 的 一 點

X,Y   r

cos

,

r

sin

, 可 視 為 由 起 始 點

X

0

,Y

0

   r

cos0,

r

sin0

    r

,0 沿著以

(0,0)

為圓心,半徑為 r 之圓的圓周逆時針旋轉

一個角度。這個動作可以表示成

 

 

 

 

 

 

 

 

 

 

 

0 0

0 0

1 tan

tan - 1 cos cos

sin

sin - cos

Y X Y

X Y

X

 

(2-1)

若將分成兩個角

1

2,即

  

1

 

2 (2-2) 根據三角函數和差化積之恆等式可以將

cos 

重新表示成

1 2 1

2

2 1 2

1 2

1

Y s i n - X c o s c o s

s i n s i n - c o s c o s )

c o s ( c o s

(2-3)

同理可將

sin 

表示成

1 2 1

2

2 1 2

1 2

1

X s i n Y

c o s s i n

s i n c o s c o s

s i n ) s i n ( s i n

(2-4)

根據式 2-2 到式 2-5,可以將任意角度,使用任意小角度

i的線性組合表示,即

座 標 點

X , Y 可 以 經 過 連 續 的 角 度 旋 轉 得 到 , 其 中 比 例 因 子 (Scaling

factor) 22-2i 1 i

ki   ,

i

  

-1,1 為旋轉方向的控制訊號,

i的值由 Z path 來決定,

 i

Z 代表運算到第

i

次疊代所剩的角度,Z 為正數則 i

i

-1,反之

i

 

1,一直運 算到

iN

即可停止,所以一共經過了 N 次的疊帶運算。傳統的 CODIC 優點為 Scaling

N

0 i

i i

(24)

factor 為常數,因為

i

  

-1,1。缺點是旋轉方向無法預測,疊代次數太高會影響運算 速度。傳統的 CORDIC 可以表示為

 

 

 

 

 

 

 

 

 

 

  

 

 

 





0 0 ki N

0

i -i 1

i2

i 2- - i 1

0 i 0 k N

0

i tan i i 1

i tan i - 1

Y X

Y X Y

X

2 -i tan -1 - i Z (i) 1)

Z (i   

2.3.3 多項式近似(Polynomial Approximations)

利用多項式近似[13]實現時需要一個 ROM 來儲存多項式的係數使得增加算數硬 體例如:乘法器和帄方器。其多項式的式子如下:

s 1 1 s

- s , r

0

i ( - 1) ( s - 1

1 k k

, r

0

i ( k

2 1

, r

0

i 1 ( 1

1 0

0 , r

0

i o ( 0

) 2 sin(

 

 

 

 

 

 

 

 

 

) ( x x x i x

) i x-x C s

x x i x

) ki x-x C

x x i x

) i x-x C

0 ) ( x x x i x

) i x-x C

πx

其中 x 是相位角,對應到的範圍為

0,1

,r 是多項式的階數,s 是多項式中線段的數 目,C 為係數,

x

k是線段的最小邊界。本論文亦是應用此用方法。對一個單相位 DDFS 如圖 2.11 所示之象限壓縮結構,實現圖 2.4 中正弦/餘弦產生器之方塊。輸入相位值 之 p-2 個位元值用以計算正弦函數之分段區間多項式插值,輸入相位值之最高 2 個位 元是用以決定輸入相位在哪一個象限中。如圖 2.12 正交 DDFS 結構,兩個分段區間

多項式插值計算在

 

4

~1

0 區間之正弦/餘弦函數。如果輸入相位在

 

2

~ 4

 內,則正弦和

餘 弦 方 塊 之 輸 入 可 以 實 現 同 時 正 弦 和 餘 弦 方 塊 之 輸 出 會 互 相 交 換 。 由 於

(25)

) 4- ( 4 )

( x cos x

sin

- )

) 4

4 x sin( x

cos(  ,如果輸入相位代表一個屬於第 2,第 3 或第 4 象限之角度,則會發生類似的交換或反向運算。Phase p 之第三個最高位元用來交換 正餘弦函數。三階多項式如圖 2.13 正弦函數分段區間多項式電路方塊圖,代表著輸

入相位範圍

 

2 0,

之信號 x,將其對應到範圍

 

0,1 ,再次分為 s 個次區間,使s

2u, 此 x 之 u 個最高位元編碼了片斷的起始點x ,而儲存多項式係數之查表之位址值,xk 之其餘位元代表偏移值 x-xk。多項式計算正弦函數之分段區間多項是近似如下式:

1 x

0;

x

s 1,..., k

; x

x for x

1 s 1

1 k k

3 k k 2 k k k

k

k

m (x-x ) p (x-x ) q (x-x )

y f(x)

圖 2.11 單相位 DDFS 結構

圖 2.12 正交 DDFS 結構

(26)

圖 2.13 正弦函數分段區間多項式電路方塊圖 以下為利用多項式演算法來近似正弦波的參考文獻:

[14]一個四階的 Chebyshev 近似法被用於正弦與餘弦函數兩者。

[15]最佳化二階與三階多項式法。

[16]本篇利用不等段的線性插值近似正弦波。

[17]為了減少誤差,Taylor 展開式之起始點選在每一片段之中點。

[18],[29]分別利用 32 段和 64 段區間多項式之係數,以最佳化頻譜之純度也降低了 硬體之複雜程度。

[20]利用五階泰勒展開式。

[21]四階的Least Square。

[22]利用一階Chebyshev展開式改進。

表2.1整理出[14]-[22]的演算法比較

Reference SFDR(dBc) Max clock(MHZ) METHOD [14] 70 160 Chebyshev 4-order

[15]

60.7 106 Hyperfolding Two order 82.2 92 Hyperfolding

Three order

[16] 67.6 80 Non-linear interpolation [17] 60 135 Linear interpolation 8 segment [18] 84.2 100 Linear interpolation 32 segment

(27)

[19] 96.2 100 Linear interpolation 64 segment [20] 82.5 320 5 order Taylor th

[21] 100 200 4-order Least Square [22] 80.6 61.1 First-Order Chebyshev

2.4 正弦波對稱特性

直接式數位頻率合成器包括相位累加器、相位振幅轉換器、數位類比轉換器以及 一個低通濾波器。我們一樣沿用這個架構,不過為了要減少 ROM 的大小,使用了正 弦波對稱的特性[23],四分之ㄧ對稱模式,只儲存 1/4 完整週期弦波利用簡單的電路 配置,使輸入訊號可以在不同區間時產生我們所需要的振幅對應值,來取代原本應該 儲存的一個完整正弦波週期,可使 ROM 的大小減少 1/4。一個正弦波來看完整的週 期大小為2 ,並將其分割規劃如下圖 2.14。圖 2.15 為此方法所設計之架構圖。

假設位址線有 N 個位元,對於正弦波來說,當位址線的第二個 MSB 等於 0 時,

由末 N-2 條位址線直接存取唯讀記憶體的資料,當第二個 MSB 等於 1 時,將末 N-2 條位址線反向後再存取唯讀記憶體的資料,再用 MSB 來決定正負號,當 MSB 等於 0 時,此時得到正的正弦值,當 MSB 等於 1 時,此時得到負的正弦值,這樣就可完成 一個正弦波。表 2.2 為 sine 的相位對照。上述的方法是使用了正弦函數四分之ㄧ週期 的儲存技術,亦可使用正弦和餘弦函數的八分之ㄧ週期的儲存技術,這項技術必頇同

時儲存正弦和餘弦函數的值只各儲存八分之ㄧ週期

4

~ 1

0 的值,假設位址線有 N 個位

元,不論正弦函數或餘弦函數都由第三個 MSB 來決定讀取唯讀記憶體的位址線,當 第三個 MSB 為 0 時,由 N-3 條位址線直接存取唯讀記憶體的資料,當第三個 MSB 為 1 時,由 N-3 條位址線反向後再存取唯讀記憶體的資料。由第二個 MSB 和第三個 MSB 的 XOR 決定正弦值或餘弦值由自己的結果輸出或相互交換後輸出,當第二個 MSB 和第三個 MSB 的 XOR 值為 0 時,正弦值和餘弦值都將查到資料輸出,若為 1

(28)

時,則將兩者資料將換輸出。當 MSB 為 0 時,則正弦值必頇再將資料反向輸出。MSB 為 1 時,則正弦波值直接輸出所得的資料。MSB 和第二個 MSB 的 XOR 值為 1 時,

正弦值資料反向輸出,MSB 和第二個 MSB 的 XOR 值為 0 時,則正弦值直接輸出所 得資料。 如下表 2.3 sine 和 cos 的相位對照表。圖 2.17 八分之ㄧ周期之正弦波/餘弦 波。

圖 2.14 一個週期的正弦波 由圖 2.16 可知 0 至

2 

對稱於 x 軸,0 至

2

與 2

對稱於 Y 軸

至 2 3

與 2 3

2 

對稱於 Y 軸。

圖 2.15 對稱法架構圖

圖 2.16 訊號變化示意圖

(29)

表 2.2 sine 的相位對照表

MSB1 MSB2 Quadrant Sine

0 0 1 Sin(

)

0 1 2 Sin(

- 2 )

1 0 3 -Sin(

)

1 1 4 -Sin(

- 2 )

表 2.3 sine 和 cos 的相位對照表

MSB1, MSB2, MSB3 Sine->cosine Sine singal Cos singnal

000 0 0 0

001 1 0 0

010 1 0 1

011 0 0 1

100 0 1 1

101 1 1 1

110 1 1 0

111 0 1 0

(30)

0 1 2 3 4 5 6 7 -1

-0 . 8 -0 . 6 -0 . 4 -0 . 2 0 0 . 2 0 . 4 0 . 6 0 . 8 1

MSB1 MSB2 MSB3

0 0 0

1 0 1 0

1 0 0 0 1

0 1 1

1 0 0

1 1 0

1 1 1

圖 2.17 八分之ㄧ周期之正弦波/餘弦波

(31)

2.5 量化影響

直接式數位頻率合成器具有於頻率切換速度快及架構簡易的優勢,所以我們必 頇探討其有待加強的頻譜純度(Spectrum Purity)。量化誤差為造成頻譜純度不佳的主 要因素,主要發生在相位累加器的相位輸出以及振幅的輸出端。如圖 2.18 所示為直 接式數位頻率合成器的主要誤差來源示意圖[24]。

圖 2.18 直接式數位頻率合成器的主要誤差來源

2.5.1 相位量化誤差

直接式數位頻率合成器輸入的相位,對於不同的應用,其要求也不同,一般通 訊系統應用的要求大約在 16 到 20 個位元左右,當範圍增加至 32 個位元時則是應用 於儀器上[25]。以相位的輸出位元數為 16 位元而查表系統的輸出位元數為 14 個位元 而言,其唯讀記憶體的大小就需要 216×14=917504 位元,所以在常見的架構中都會使 用相位捨去法(Phase Truncation)來降低唯讀記憶體的面積。舉例來說,輸入相位 16 位元而輸出端做相位捨去只取最高的 8 位元當作查表系統的輸入,其他 16-8=8 位元 的最低相位值則被捨去,造成每個取樣時間點所產生的數位資料值並非其正確相位所 對應的取樣數值,因而造成相位取樣誤差[26]。表 2.4 所示為當 FCW 為 3 位元,每次 累加的數值為 1,捨去右邊第一位時所產生的誤差表。

表 2.4 相位捨去誤差表

相位累加器的輸出值 相位捨去後的值

000 00

001 00

010 01

(32)

011 01

100 10

101 10

110 11

111 11

但是,當相位捨去的位元數中所儲存的相位值剛好都為 0 時則不會有誤差的狀況發 生,如表 2.5 所示,當 FCW 為 3 位元時,每次累加的數值為 2,捨去後的右邊第一位 剛好全部為 0,沒有誤差的產生。

表 2.5 相位捨去後無誤差表 相位累加器的輸出值 相位捨去後的值

000 00

010 01

100 10

110 11

2.5.2 振幅量化誤差

振幅量化誤差之所以會產生,其主要原因是由數位系統中的資料以有限位元的 方式來表達,如此一來,與實際的數值之間就會有誤差的存在,直接式數位頻率合成 器中的量化振幅誤差是由於查表系統中以有限的位元數儲存波形的振幅值而產生。如 圖 2.19 所示為查表系統的輸出示意圖,其中 Δ 為查表系統轉換之數位大小(Step Size)。當理想值落於 Δ 寬度之間,實際紀錄值則等於 nΔ[27][28][29]。

(33)

Δ 2Δ 3Δ 4Δ 5Δ 6Δ Amplitude

Phase

圖 2.19 查表系統的輸出示意圖 令數位量化為 eA,而

1 Δ 1 Δ

2 e

A

2

  

,假設 eA 的出線機率為均勻分布,則量化誤差

的功率

δ 為

e2

(2-5)

又假設正弦波輸出電壓訊號峰對峰值為 2VAMP,輸出資料位元數為 L,那麼其振幅大 小為 VAMP=2L-1Δ,其中步階大小為 2

Δ 2

AMP L

V

,則輸出訊號的均方根(Root Mean

Square;RMS)為

(2-6) 由量化造成的訊號雜訊比(Signal to Noise Ratio;SNR)為

(2-7) 由上是可知,輸出訊號的訊號雜訊比大約等於輸出資料位元數 L 的 1.6 倍。

Δ 2

2 2 2

Δ 2

1 Δ

Δ 12

δ

e

e de

 

1 2

2 2

2 Δ

2

L

s RMS

δ V

   

 

2

10 log s2 1.76 6.02 (dB)

e

SNR δ L

δ

 

    

 

(34)

2.6 頻率合成器相關名詞介紹

在本節當中,詳細列出所有相關的參數,分別的描述每一項參數的定義。

2.6.1 頻率範圍

頻率範圍其實是表示頻率合成器的輸出頻率範圍,包含了它所能產生的最小及最 大的輸出頻率[30]。通常頻率的單位是赫茲(hertz,Hz),其最大的輸出頻率為

2

c l k o u t , m a x

ff

因最小輸出頻率為 0,因此輸出頻率為

0

out

f 2

c l k

f

2.6.2 頻率解析度

頻率解析度能明確的說明出頻率合成器的輸出頻率增量大小[31],故頻率解析度 亦稱為”刻度大小”。如果頻率合成器的輸出頻率範圍是 1MHz 到 100MHz 而他的頻率 解析度為 1MHz,則此頻率合成器可以產生的輸出頻率為 1MHz 到 100MHz,輸出頻 率的增量刻度為 1MHz。假設,輸入頻率控制字元為 32-bits,工作頻率為 100MHz 則 頻率解析度可以利用下列公式計算出來

MHz Hz

f f

clkN 0.02328 2

100

2

32

2.6.3 頻率切換速度

當我們在輸出頻率範圍中從一個固定頻率要轉換成另一個頻率時,需要等待頻率 切換時間,頻率穩定時間的完成,所以,這兩種時間總和的最大值,便稱為”頻率切 換速度”。以直接式數位頻率合成器而言,頻率的改變,因為不需要重新鎖定,所以 幾乎可以在瞬間完成,可以不理會頻率切換的速度。

(35)

2.6.4 相位雜訊

在頻率合成器電路的設計規格中,電路的輸出雜訊為一重要的設計參數。以頻率 合 成 器 的 整 體 系 統 而 言 , 參 考 頻 率 中 的 假 性 信 號 (Spurious Signal) 與 諧 波 信 號 (Harmonic Signal),以及來自壓控震盪器的雜訊等等,都是輸出雜訊的主要來源。這 一類之雜訊即為理論上所稱的雜訊基準,是任何電路或系統之間,做為比較的最低雜 訊。雜訊所形成的影響,與其相對信號的強度有關,而非雜訊本身的絕對強度。因此,

所有相關討論都已應用雜訊與信號的比值,較具意義。而雜訊本身所產生的影響,則 與主導的輸出信號的調變有關[32]。

圖 2.20 理想震盪電路輸出頻譜

圖 2.20 所示,為一個理想震盪電路輸出頻譜圖,而圖 2.21 所表示的,為一個實際震 盪電路的輸出端,所測得的信號功率頻譜密度表示圖(Power Spectral Density)。由此圖 表示出,所有的輸出功率,並未集中在主導的震盪頻率

f

0,而有部份功率散置在

f

0兩 側的頻帶中。這些非設計所得到的頻率部分,稱之為震盪器雜訊。

圖 2.21 實際震盪電路的功率頻譜密度

2.6.5 寄生訊號

寄生訊號(Spurious Signal or Spur)是指在輸出頻率頻譜上的任何離散頻率響應的 訊號,並沒有包括載波主頻訊號。所以,當我們需要做量測輸出訊號頻譜純度(Spectral

(36)

Purity)時,必頇藉由此參數才可得知。而寄生訊號參數的單位標準是跟輸出載波主頻 的比值為基準。

2.6.6 寄生訊號動態範圍

寄生訊號動態範圍(Spurious Free Dynamic Range,SFDR)對於直接式數位頻率合 成器的輸出頻譜分析來說,是一個非常重要的參數。它能夠直接評斷出直接式數位頻 率合成器的好壞。式 2-8 為寄生訊號動態雜訊 SFDR 的基本定義。SFDR 參數的單位 為 decibel(dB),下標的小 c 是只和載波主頻率比值的意思,載波主頻率的大小通常都 為 0 dB。圖 2.22 為 SFDR 和 SNR 兩者的差異示意圖 [33]。

) log(

20 - ) log(

20 ) ( log

20

p s

s

p

A A

A

SFDRA

(2-8)

其中

A

p為頻率的振幅,

A

s為最大不想要頻率的振幅。

圖 2.22 寄生訊號動態範圍 SFDR 示意圖

(37)

第三章 非等長度最小帄方近似法

3.1 簡介

本論文我們所介紹的方法是利用多項式近似法來近似正弦波。另外,在原本多 項式近似的等長度分段部分,採用非等長度分段的概念,而關於曲線近似的演算法,

本論文採用最小帄方與正交多項式的觀念去近似正弦波。

3.2 最小帄方(Least Square)多項式

利用最小帄方差演算法(Least Square Algorithm)來求得近似函數多項式,其實是一

個相當不錯的方法。最小帄方差演算法就是將我們要逼近一個集合的資料,跟我們想 求得近似函數多項式之間的誤差帄方和,取其最小值,也就是說利用此演算法找到最 能夠代表原函數的近似函數係數,這就是最小帄方差演算法的基本原理。

3.2.1 傳統最小帄方近似

假定 f C   a,b

,且我們需要一個至多 n 次之多項式

P

n

(x )

,以使誤差之帄方和 為最小[35]。

ab

f   x -P

n

(x)

2

dx

(3-1) 為了決定最小帄方近似多項式,也就是使上述表示為最小之多項式,令

n

0 k

k k n

n n - 1 n - 1

n

( x ) a a x a x a x a x a x

P

0 1 2 2

(3-2)

接著定義

b

a

n 2

0 k

k k

n

f ( x ) - a x d x a

a a

E (

0

,

1

,  , )

(3-3)

我們的問題是要求出使 E 為最小之實係數(

a

0,

a

1,,

a

n),而使

( a

0

, a

1

,  , a

n

)

這些數

(38)

值讓 E 為最小的必要條件為

j n

a E

j

, 0 , 1 , 2 , f o r

,

0  

 

(3-4)

由於

E   f(x) dx a x f(x) dx

b

a x dx

a

k n

0 k

k b

a k n

0 k

k b

a

2

- 2

2

 

 

 (3-5)

-2

2

ab k j n

0 k

k b

a j

j

dx x

a f(x)dx

a x

E

(3-6)

因此,為了求出 (x)

P

n ,必頇對

a 這些(n+1)個未知數,解出以下(n+1)個正規方程

j 式(Normal Equations):

a x d x

b

x f ( x ) d x j n

a b j

a k j n

0 k

k

   , f o r  0 , 1 , 

 (3-7)

3.2.2 正交多項式近似

由上述傳統最小帄方近似,說明了求最小帄方多項式近似的困難,必頇解出含

(x)

P

n 的係數(

a

0,

a

1,,

a

n)之

(n

1

)(n

1

)

線性系統,此線性系統中的係數為

1

1 1

ba

x dx b

j

j

k

- k a

j k k

j

(3-8) 這是一組沒有便利數值解的線性系統,此線性系統中的矩陣為 Hilbert 矩陣,這 個病態(Ill-conditioned)矩陣為示範捨入誤差困擾的典型範例。另外一個缺點類似於 Lagrange 多項式時所發生的狀況,在求最佳 n 階多項式

P

n

(x)

時所執行的計算,並未

減少求下一個高階多項式Pn1

(x)

之工作量,也就是說,他無法利用前一個多項式所求 得之值。

現在考慮求最小帄方近似的其他方法,其結果為在計算方面較有效率,而且一旦 知道了Pn

(x)

,就很容易決定Pn1

(x)

,為了使討論便利,我們需要一些新的概念,將於

(39)

以下做些說明。

定理 1:

如果{

0,

1}這組函數,每當

] [ all for 0 ) ( C )

( C ) (

C0

0

x

1

1

x

n

n

xxa,b

(3-9)

且C0

C1

Cn

0 ,我們稱它為

[a,b ]

上線性獨立(Linearly Independent),否則稱這組 函數線性相依(Linearly Dependent)。

定理 2:

如果對於每個

j  (0,1,2,  , n )

j為 j 次多項式,則

 

0,,

n

  a,b 上任何一

個區間線性獨立。假設

C 

0,

C

n為使得

] [ all for 0 ) ( C )

( C ) (

C0 0

x

1 1

x x x a,b

P(x)     

n

n

 

(3-10)

之實數,由於多項式 (x)

P

n

[a,b ]

上變為零,因此所有 x 的乘冪之係數皆為零,尤其

x

n 之係數也為零。因為

C

n

n(x)為

P

n

(x)

唯一含有

x 的 那 一項, 所 以我 們 必頇 要 有

n

0

C

n ,且

n - 1

0 j

j

j

x

C x

P ( )  ( )

(3-11)

在 (x)

P

這個表示式中,唯一含有

x

n-1乘冪的那一項為

C

n-1

n-1(

x

),所以這一項也必頇 為零,且

2

( ) )

(

n-

0 j

j

j

x

C x

P

(3-12)

依此類推,其餘的常數

C

n-2

, C

n-3

,  , C

1

, C

0均為零,這暗示

 

0,,

n

線性獨立。為了討 論一般的函數近似,必頇介紹權重函數(Weight Function)與正交性的概念。

定理 3:

(40)

一個可積函數 w,如果對於所有 I 中的 x,

w ( x )  0

,但於 I 的任何一個子區間上,

0 ) (

x

w

,則稱 w 為區間 I 上的一個權重函數。

權重函數的用途是在於區間的某些部份,指派不同程度的重要性給近似值,例 如,權重函數

2

1 ) 1 (

x x

w  

(3-13)

在區間(-1,1)的中心點附近置較小的重要性;而當|x|接近於 1 時,置較大的重要性,如 圖 3-1 所示:

w (x )

圖 3.1 權重函數(weight function)

假 設

 

0,,

n

[a,b ]

上的一組線性獨立函數, W 為

[a,b ]

之權重函數,且對 於

  a,b C

f

,我們想找出一種線性組合

n

0 k

k

k

x

a x

P ( )  ( )

(3-14) 以使誤差

b

a

n 2

0 k

k k

n

w x f ( x ) - a x d x a

a a

E (

0

,

1

,  , ) ( )  ( )

(3-15)

為最小。當

w

(

x

)

1,且對於每個

k  (0,1,  , n )

k(

x

)

x

k之特殊情形時,這個問題 簡化成本章一開始所考慮的情形。

由於對每個

j  (0,1,  , n )

 

 

 

 

b

a j

n

0 k

k k j

d x x x

a f ( x ) - x

a w E

( ) ( ) ( )

2

0  

(3-16)

參考文獻

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