Application of Six Sigma Methodology to Optimize the Performance of the Int er-Metal Dielectric Process
Authors: Chao-Ton Su, Chia-Jen Chou, and Li-Fei Chen Sources: IEEE Transactions on Semiconductor
Manufacturing,
Vol. 22, No. 2, pp. 297-304 Date: 12/27/2010
Outline
Introduction
Case study
Conclusions
Introduction
Background
◦
金屬介電層 (inter-metal dielectric, IMD) 是介於兩 個金屬層中間，就像兩個導電的金屬或是兩條鄰 近的金屬線之間的絕緣薄膜，並以階梯覆蓋 (step c overage) 的方式達到沒有氣孔而成為一個好的絕緣 體。
◦
由於半導體裝置密度的增加，積體電路 (integrated circuit, IC) 普遍包含了更多層次的金屬。
保護層
接合墊金屬
金屬介電層
金屬介電層
金屬介電層
Introduction
Motivation
◦
金屬介電層主要的問題是裂縫。裂縫的產生會導 致漏電和良率的損失。
◦
藉由確保良好的填縫能力可以預防裂縫的產生。
因此，改善填縫能力是金屬介電層一個重要的議
題。
Introduction
◦
IMD 製程的品質不良會產生以下三種問題：
1. 一個不完整的絕緣薄膜會導致線性電阻 (line resista nce, R) 信號增加，並且產生更多的寄生電容 (parasi tic capacitance, C) 。因此，這可能會導致 R/C 信號 延遲，也就表示晶片的效能和速度會變慢。
2. 裂縫的產生可能會導致斷路 (open circuit) ，和漏電
。
3. 化學物質或氣體會透過裂縫蝕刻金屬層而使晶圓報 廢。
Introduction
Objective
◦
此研究主要使用六標準差方法去減少 IMD 製程的 缺陷，並且達到最佳化的製程績效。
◦
以一個在台灣的半導體製造公司做為案例，去證
實六標準差方法是可行的。
Case study
此案例公司是在台灣新竹科學園區的半導體代工公 司。基於顧客的聲音和企業策略政策去部署可能的 六標準差專案。
此研究的重點是一個黑帶專案，稱為 IMD 績效改善 專案 (IMD performance improvement project) 。
此案例公司發現 IMD 層級是造成良率損失的原因，
因此 IMD 流程的績效必須被改善。
Case study
Define Phase
◦ 此案例之六標準差團隊是一個跨功能的團隊，由薄膜模組 (thin film module) 、品質保證 (quality assurance) 、產品工程整合 (product engin eering integration engineers) 和流程擁有者 (process owners) 所組成。
◦ 此團隊用應六標準差方法去增加 IMD 流程的績效和提升產品的良率
。
◦ 此專案預計會花費一年半的時間，並且專案成員預計每週舉行會議 去討論計畫的工作。
◦ 此團隊重點在於找出會直接影響專案目標績效的關鍵品質要素 (CT Qs) 。
Case study
◦ 一個晶圓是由上千個晶粒 (dies) 組成，可以視為一個單 位，並且以每單位缺點數 (defects per unit, DPU) 來計算
。
◦ 目前 DPU 大約是 0.045 ，這導致大量的不良品質成本 (cost of poor quality, COPQ) 。此研究目主要是將 DPU 減少到 0.03 。
◦ IMD 流程的主要議題是裂縫問題：
填縫能力 (gap-fill ability)
電壓崩潰值 (VRDB)
氟含量 (fluorine contained)
Case study
◦ 填縫能力是藉由晶粒缺陷來評估，而晶粒缺陷的計算 公式如下：
◦ 導電金屬線之間的縫隙通常使用深寬比 (A/R) 來描述，
典型的深寬比通常大於 3:1 ，某些應用有 5:1 或更大。
◦ 但是高的深寬比的縫隙很難有均勻地薄膜沉積，而此 研究的深寬比為大於 3:1 。
流程的晶粒個數 到
從
晶粒缺陷個數 填縫能力不足所造成的
晶粒缺陷率
TiN V1
IMD
Case study
◦ 電壓崩潰測試 (voltage-ramping stress test, VRDB) 是用 來了解多高的電壓會導致晶圓損毀。
◦ 為了量測 VRDB ，會在一個電極閘門上逐漸增加電壓
，測試多高的電壓會導致晶圓內的第一顆晶粒被損毀
。
◦ 當相連的介電層存在縫隙，低的電壓就容易使晶圓損 毀。 VRDB 愈高，晶圓的可靠度就愈穩定。
Case study
◦ IMD 層的原料是氟矽玻璃 (Fluorosilicate glass, FSG) 。 FSG 是一種含氟的氧化物，在氧化矽中加入氟會使介 電質常數 (dielectric constant) 從 3.9 減少到 3.5 。
◦ 介電質常數是一個重要的絕緣沉積薄膜屬性，他會直 接影響電路的速度績效。
◦ 儘管氟含量會導致低的介電質常數和增加高速度的金 屬導電績效。然而，氟含量過高會產生縫隙，並且在 製造的過程中會導致缺陷。
Case study
IMD 流程可以分為三個階段：
◦ 豐氧化矽封膜 (silicon rich oxide, SRO liner)
◦ 氟矽玻璃 (Fluorosilicate glass, FSG)1
◦ 氟矽玻璃 (Fluorosilicate glass, FSG)2 和未摻雜矽玻璃 (undoped silico n glass, USG) 。
鋁沉積 CMP
拋光 金屬
曝光 金屬
蝕刻 金屬
介電層 CMP
拋光 介質孔
曝光 介質孔 蝕刻
豐氧化矽封膜 氟矽玻璃 1 氟矽玻璃 2 &
未摻雜矽玻璃 化學機械研磨 (Chemical Mechanical Polishing, CMP) 是目前唯 一能提供積體電路全面平坦化 (Global Planarization) 製程的技 術。
Case study
Measure Phase
◦ 半導體製造工廠是一個自動化的生產環境，產品數據 會自動地被蒐集。每一個關鍵品質要素的希望目標彙 整如下：
每一個 CTQ 都有不同的特性：晶粒缺陷愈小愈好， VRDB 愈大 愈好，氟含量在一定規格內。
Case study
◦ 此研究使用 Gauge R&R 去評估量測系統：
晶粒缺陷的量測系統變異佔總變異的 7.02%
氟含量的量測系統變異佔總變異 8.54%
◦ VRDB 是使用破壞性測試，並且以 Individuals and Moving R ange chart (I-MR) 去確認量測系統的一致性。
VRDB 測試的區別分類數為 8.33 。
◦ 專案成員隨機抽取 30 個樣本，使用常態檢定去確認分析的 資料是否為常態分配。
常態檢定顯示資料屬於常態分配 (P-Value: 0.895)
晶粒缺陷率的 Cpk為 0.79
電壓崩潰值 (VRDB) 的 Cpk為 0.76
氟含量的製程能力 CpkC為 0.86pk≤0 ：表示製造過程的績效不是很好，需要被改善 分類數≥ 5 ：表示是可以接受的量測系
統
%GRR<10%： A 級，量測系統十分可 靠
Case study
The Analysis Phase
◦ 因為縫隙只會在 SRO liner 和 FSG1 的過程中產生，因此 F SG2 & USG 的流程可以在此專案中被忽略。
厚度 折射率
氧 矽甲烷
溫度
四氧化矽 氬氣
Case study
Improve Phase
◦ 使用反應曲面法 (response surface method, RSM) 於實驗 設計階段。
◦ 藉由中心合成設計 (central composite design, CCD) 來蒐 集實驗資料。
Die defect
VRDB
Fluorine contained
厚度 折射率
氧 矽甲烷
溫度 四氧化矽
氬氣
Case study
838.2 1.84 2100 88.5 28.5 29.5 34 426.3
1.18 5.93 7.03
厚度 折射率
氧 矽甲烷
溫度 四氧化矽
氬氣
Case study
Control Phase
◦ 為了驗證所提出的參數設置是否為令人滿意的，團隊成員在一 個月內抽取 3 批晶圓。
◦ 專案團隊著手制訂相關的標準作業流程 (SOP) ，建立一套自動 化預警系統，避免生產過程產生缺失。
◦ 舉辦一個流程相關之操作人員的訓練計畫，以及每個月一次的 認證考試去確保這些作業員熟悉作業流程。
◦ 建立一個自動感應裝置去監控參數是否設置在最佳的設定。
◦ 最後，此六標準差團隊會將此成功變革的流程移轉給流程擁有 者，並且解散團隊。
Case study
Implementation Result and Financial Savings
◦ 產品的良率從 92% 增加到 96% 。 IMD 流程的 DPU 也 減少到 0.0294 (0.045 → 0.03) 。
◦ 此六標準差專案一年也節省了大約 360 萬美元的成本
。
Conclusions
六標準差是一個資料驅動 (data-driven) 和項目驅動 (pr oject-driven) 方法，力求組織品質水準的完善。
DMAIC 模型是六標準差方法的主要部份，它提供架 構、訓練和邏輯程序去達成改善。
在此研究中，六標準差 DMAIC 問題解決流程可以被 使用去改善大部分半導體製造流程中重要階段的績效
。
此六標準差專案改善的結果不僅確定了生產時的最佳 參數，也增加了流程的製程能力和良率。
Thanks for your listening.
