第 9 章 薄 膜 製 作

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第 9 章 薄 膜 製 作

 構成 MOS 結構和其相關電路的各種導體與介電 (Dielectric) 材質等，是先以薄膜成長 (Thin Film Growth) 或薄膜沈積 (Thin Film Deposition) 的方式，於晶片上形成之後，再經微 影 (Photolithography) 與蝕刻 (Etch) 等後續流程的加工，所 製作而成的。

 製作薄膜的技術，主要有屬於薄膜成長的氧化 (Oxidation) 法 ， 及 屬 於 薄 膜 沈 積 的 物 理 氣 相 沈 積 ( Physical Vapor Deposition) 法和化學氣相沈積 (Chemical Vapor Deposition) 法等。

9-1 氧化法 9-1-1 矽的氧化

 矽 ( 表示為 Si) 在含氧氣的環 境下，會進行如 (9-1) 式所描 述的氧化反應，而生成二氧 化矽，即 SiO₂。

(s) 2(g) 2(s)

Si  O   SiO

指“固態” 指“氣態”

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(s) 2(g) 2(s)

Si  O   SiO

指“固態” 指“氣態”

圖9-1 矽於高溫含氧氣的環境下生成二氧化矽的過程

 如果我們先把矽晶片的表面洗 淨 ， 然 後 把 該 矽 晶 片 送 入 900℃ 以上充滿氧氣的環境底 下 ， 該矽 晶片 將迅 速的 長 出 SiO₂層，並逐漸的加厚。

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 矽因氧化而生成二氧化矽層的速率，主要是由 (1) 矽的 氧化反應速率，及 (2) 氧在 SiO₂層裡的擴散速率，所 決定的。

0 2 4 6 8 10

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7

1200 C 1100 C

1000 C

900 C

800 C A

B

時間 ( 小時 ) 圖9-3 顯示矽的氧化層層厚與

氧化時間在不同溫度下的關係^[1]

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9-1-2 氧化爐管

 我們通常是以整批次 (Batch) 的方式，在一種稱為熱爐 管 (Thermal Furnace) 的設備裡，以一次處理上百片之 矽晶片 ( 或稱晶圓 ) 的方式，來進行矽的表面氧化。

加熱器 加熱器 加熱器

加熱器 加熱器 加熱器

矽晶片

抽真空端

石英製晶片架

石英製反應室璧 氧氣進氣端

圖9-4 (a) 水平式氧化爐管的側視圖示；(b) 量產設備的外觀照片。

(a) (b)

9-1-3 氧化層的應用

 以熱氧化法對矽晶片表面進行氧化所生成的 SiO₂ 層，

在 VLSI 製程裡最重要的應用，便是製作電晶體閘極 所需要的二氧化矽層了。

源極

閘極金屬層 二氧化矽間隙壁

場二氧化矽 (FOX)

汲極

閘極二氧化矽層 矽晶片 接觸窗 閘極多晶矽層

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 在 VLSI 製程中另一個非 常重要的應用，便是著名 的“區域矽氧化法 (Local Oxidation of Silicon)”製程 了。

 通 常 以 其 英 文 的 縮 寫 LOCOS 簡稱之，以便製作 出用以隔離矽晶片上之電 晶體的場二氧化矽 (Field Oxide) 層。

(a)

O2

(b) 二氧化矽 矽

場二氧化矽

(c)

矽

氮化矽 二氧化矽 矽

圖9-6 以熱氧化法製作場二氧化矽層的流程分解

：(a) 局部的在矽晶片表面覆蓋氮化矽層 ( 底下有薄 的 SiO₂)；(b) 進行高溫氧化；(c) 去除氮化矽層與一 部分 SiO₂的層後，便完成場二氧化矽層的製作。

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 另一項常見的應用，是舖在 矽晶片的表面上，以便後續 摻質植入 (Implant) 製程的進 行。

圖9-7 經加速的摻質離子對 (a) 矽，及 (b) 表面覆蓋一層 SiO₂的矽，進行離子植入 (Ion Implantation) 時，其植入離子在矽的內 部裡的不同行徑。

經加速之摻質離子

矽原子

二氧化矽層

(a) (b)

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9-2 物理氣相沈積

 以蒸鍍 (Evaporation) 法 所製作的薄膜，其厚度 分 佈 的 均 勻 性 ( Uniformity) 不 佳 ， 因 此 PVD 在 VLSI 主 流 製 程裡的應用，集中在藉 由粒子碰撞而進行沈積 的 ─ 濺鍍 (Sputtering) 法上。

     

      A

電池 導電電極板

導電電極板

0 電流

(a)

(b)

(c)







e^ 陰電極板

氣體分子

陽電極板 e^電子

電極板 金屬原子 帶電荷離子







e^ 基態

氣體分子 光

帶電荷離子

激態 氣體分子



陰電極板

陽電極板

圖9-8 (a) 用以荷電荷的電容；(b) 與 (c) 電極板間的氣體分子，進行各種不同 的碰撞，而產生不同的粒子，甚至光。

離子化反應： e^–＋X → X⁺+ 2e^– (9-2) 激發反應： e^–＋ X → X^*+ e^– (9-3) 弛豫反應： X^*→ X + h (9-4)

 如果氣體分子與各粒子所在的環境壓力夠低，使得帶 電荷粒子的平均自由徑長到可以在電極板間的電場獲 致足夠的能量，則 (9-2) 式至 (9-4) 式的反應將發生，

而且，整個原本處於斷路狀態的迴路，也將因此而有 電流流過。

9-2-1 電 漿

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A

0 電流

氣體分子

開關 ( 關 ) A

0 電流

發光放電區

A 開關 ( 開 )

e^ e^

e^

e^{ +}

+ + +

0 電流 (a)

(b)

(c)

 我們通常以 “電 漿 (Plasma)”，來 稱呼圖9-9(c) 裡，

遭受“部分離子 化 的 氣 體 ( Partially Ionized Gas)”。

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 電漿在 VLSI 製程裡的應用

 1.在薄膜的PVD 與 CVD

 2.薄膜的蝕刻 (Etching)、

 3.光阻 (Photoresist) 的去除，

 4.以及摻質 (Dopant) 的離子植入 (Ion Implantation) 等 單元製程裡見到

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9-2-2 濺鍍機

 接電池陰極的上電極板，在電漿下，將持續的遭受各 種帶正電荷離子的轟擊 (Bombardment) 。

沉積材質原子

入射的 碰撞離子

電漿發光 放電區

矽晶片



圖9-10 濺鍍的原理

 部分電極板表面的金 屬原子，將因劇烈的 離 子 轟 擊 ( Ion Bombardment)， 而 被 擊出並進入電漿裡。

 晶片置於下方的晶片架上。

 上方則放置接往陰極的濺擊靶。

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9-2-3 濺鍍金屬膜的應用

 即然所能沈積的薄膜是金屬，以直流式濺鍍機所沈積 的金屬層，大都是應用在 IC 的導線層上。

圖9-12 多重金屬導線在IC裡的應用 第二金屬層

二氧化矽 介電層

矽晶片 第一金屬層

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圖9-13 沈積薄膜階梯覆蓋能力優劣之說明。(a) 完成接觸窗蝕刻後的IC截 面結構；其薄膜階梯覆蓋能力 (b) 不良，和 (c) 優良之間的差異。

矽晶片 二氧化矽

接觸窗

源汲極 a

b c

沈積金屬層 沈積金屬層

(a)

(b) (c)

孔洞

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9-3 化學氣相沈積

 所謂的化學氣相沈積，簡稱 CVD，就是藉由不同反應 物之間，在特定環境下所發生的化學反應，而將原本 屬氣態或液態的反應物，生成固態的生成物，並進而 沈積在矽晶片表面上的一種薄膜沈積技術。

 CVD法在 VLSI 製程裡的應用，可說是範圍最大，薄 膜材質種類最多，而且沈積技術的多樣性也最為龐大 的一種半導體薄膜沈積技術。

(g) (g) (s) (g)

A  B  _ C  D

9-3-1 CVD 反應裝置

 CVD 反應室的設計方式有許多種，通常習慣以反應室 進行化學沈積反應時所使用的操作壓力 (Operation Pressure) 為 基 礎 ， 而 將 CVD 反 應 室 區 分 為 常 壓 (Atmospheric Pressure) 與低壓 (Low Pressure)，以及電 漿 (Plasma) 式等三大類。

電腦控制 系統

真空系統 製程 反應氣體

圖9-14 薄膜沈 積設備裡，各次 級系統彼此間的

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(一) 常壓式:

。

圖9-15 顯示一採連續型設計的常壓式 CVD 反應器。( 本圖改繪自資料來源：

美商Wakins Johnson公司 )

製程反應氣體

加熱器

晶片 N

N

抽 氣

不鏽鋼編製 之輸送帶

轉軸

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 因 APCVD 的化學 反 應 在 近 1 大 氣 壓 下進行，各反應氣 體分子間的平均自 由徑很短，因此碰 撞機會很高，氣體 分子往往在尚未到 達晶片的表面，便 因碰撞而發生反應 並產生固態的生成 物。

圖9-16 CVD薄膜的 (a) 均勻性，及 (b) 非均勻性沈積 氣體反應

物分子 A

氣體反應 物分子 B

固體生成物 C

經加熱晶片 沈積薄膜

氣體反應 物分子 A

氣體反應 物分子 B

經加熱晶片 沈積薄膜

(a)

(b)

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(二) 低壓式

 低壓式 CVD ( 簡稱LPCVD)，因為壓力通常操作在 100 Torr以下 (1大氣壓 = 760 Torr)，因此發生氣相反 應的機會便大減。其所進行的薄膜沈積反應，大都在 晶片的表面上發生。

 我 們 通 常 以 “ 非 均 勻 性 成 核 ( Heterogeneous Nucleation)”，來形容這種涉及界面 ( 即晶片表面 ) 的 薄膜長晶方式。

 圖9-17的整批型 LPCVD 設計，因為整個石英爐管是與 晶片一起受熱，所以薄膜的沈積除了會在晶片上發生 之外，也會附著在爐管的內管壁上！

加熱器 加熱器 加熱器

加熱器 加熱器 加熱器

矽晶片

石英製晶片架 抽真空端

石英製反應室壁 反應氣體 B 進氣端

反應氣體 A 進氣端

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 至於圖9-18(a) 的單片式 LPCVD，因熱輻射僅針對晶 片架上的晶片，所以比較沒有這方面的困擾。

圖9-18 採冷壁 + 單片型設計的LPCVD反應室的 (a) 剖面構造圖

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(三) 電漿式 (電漿輔助化學氣相沈積:PECVD)

 我們可以進一步的在 LPCVD 反應室裡，加入交流式 (AC) 電漿 ( 通常是採用無線電頻的頻率，即RF)，藉

反應氣體 A 進氣端

反應氣體 B 進氣端

交流電源

矽晶片

加熱器 晶片架

抽真空端 淋氣頂板

電漿發光區

反應室壁 沈積薄膜

氣體

圖9-19 採冷壁且單片型 設計的PECVD反應室構造

由 電 漿 來 解 離 各 反 應 氣 體 分 子 ， 使 進 行 薄 膜 沈 積 反 應 所 需 的活化能 (即 溫度)下降

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9-3-2 介電薄膜沈積

 介電材質的用途，除了充當 MOS 電晶體閘極的部分 材料之用外 ( 即閘極二氧化矽層)，它在 IC 裡的應用，

主要是作為導線與導線之間的絕緣 (Isolation) 層之用。

(一) SiO

 二氧化矽，化學式寫成 SiO₂，是積體電路裡，應用最 為頻繁的一種介電材質。

 二氧化矽 SiO₂的 CVD 化學反應式可以表示成:

H2(g)

副產物

SiH4(g) O2(g)

二氧化矽

矽

4(g) 2(g) 2(s) 2(g)

SiH O _ SiO 2H

RF

4(g) 2 (g) 2(s) 2(g) 2(g)

SiH 2N O _ SiO 2N 2H

(9-6) (9-7)

PECVD

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圖9-22 VLSI製程裡主要的三種矽來源：(a) 矽甲烷；(b) 二氯矽甲烷；及 (c) TEOS。

H Si H

H H

H Si H

Cl Cl (C H O)

Si (OC H )

2 5

(OC H )

2 5

(OC H )

(a) (b) (c)

2 5 4( ) 2(s) 2 4(g) 2 (g)

Si(OC H )



SiO  4C H  2H O

以 TEOS 為矽來源的 SiO₂CVD 的化學反應式

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(二) BPSG

 上一小節所介紹的 SiO₂，亦稱為矽玻璃 (Silicate Glass)。

 提升圖9-21之 SiO₂ 沈積層的階梯覆蓋能力並消除孔洞，

最簡易的方法就是 ── 加熱，好讓沈積的矽玻璃能流 動 ， 以 便 填 補 孔 洞 並 提 升 沈 積 層 的 表 面 平 坦 度 (Planarity)。

 我們稱對已沈積的矽玻璃層，進行沈積後的高溫加工 的步驟為──熱流 (Thermal Flow)。

 而讓矽玻璃開始產生流動能力的最低溫度，則稱為──

玻態轉變溫度 (Glass Transition Temperature)。

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 對矽玻璃 ( 即純的 SiO₂) 進行熱流所需的玻態轉變溫度，

高達 1200℃ 以上。

 解決之道，是採用經摻雜 (Doping)，也就是在矽玻璃 裡加入些許雜質的非純 SiO₂ 矽玻璃，來降低其玻轉溫 度。

 現今 VLSI 製 程裡最 常使用的這 種材料， 是摻有硼 (Boron) 與磷 (Phosphor)，簡稱為 BPSG 的硼磷矽玻璃 (Boron-Phosphor Silicate Glass)。

(二) BPSG

護層 BPSG FOX 矽

閘極

護層 BPSG FOX 矽

(a)

圖9-24 BPSG 薄膜在 (a) 熱流前，與 (b) 熱流後的 SEM 輪廓照片。該 BPSG 層的沈積方式是以 APCVD 法；所選用的反應氣體為

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(三) Si

N

 Si₃N₄是一種介電常數較高 ( 約 7 左右； SiO₂為 4.5) 且 硬度強的介電材料。

 Si₃N₄的沈積，主要是採用LPCVD法和PECVD法等兩 種。

2 2(g) 3(g) 3 4(s) 4 (s) (g) 2(g)

3SiH Cl  7NH 

Si N  3NH Cl  3HCl  6H

(9-10)

2 (g )

RF N

4(g) 3(g) x (s) 2(g)

SiH  NH 

SiN : H  3H

(9-9)

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9-3-3 多晶矽薄膜沈積

所有的固態物體若以其原子的排列方式來區分，大致上 可以分為結晶體 (Crystalline) 與非結晶體 (Amorphous) 等。

而所謂的多晶系 (Poly-Crystalline)，則介於這兩者之間，

如圖9-25(b) 所示。

圖9-25 顯示純物質的 (a) 單晶系；(b) 多晶系；及 (c) 非晶系的結構。其中 圖 (b) 多晶系裡的實線為二元的面型缺陷，稱作“晶粒邊界”。

(a) (b) (c)

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 所謂的多晶矽，就是一 種由多種不同結晶方向 ( Crystal Orientation) 的 小 單 晶 矽 晶 粒 ( Single Crystal of Silicon Grains) 所組成的純矽物質。

 在現在的商業化VLSI製 程裡，多晶矽的沈積，

都是以LPCVD的方式，

來沈積所需要的多晶矽 層。

 溫 度 介 於 5 7 5 ℃ 到 625℃之間

4(g) (s) 2(g)

SiH 

Si  2H

(9-11)

0.7 0.8 0.9 1.0 1.1

1.0 0.2 0.5 0.1 0.2 0.5

1.01300 1200 1100 1000 900 800 700 600

SiH4 2 2

SiH Cl SiHCl3

SiCl4

B A

( C) 溫度

3 1

10 / T (K )^

圖9-26 顯示以 SiH₄等為矽來源反應 氣體，進行矽薄膜沈積的溫度與沈積速 率之間的關係^[13]。

(一) 多晶矽 CVD

(二) 多晶矽的摻雜

 以 LPCVD 法 所 沈 積 的 多 晶 矽 ， 本 身 的 電 阻 率 (Resistivity) 很高。

 如果我們想要用它充當導體，則必須對它進行摻雜 (Doping)。

 這些摻入的雜質，易於經由單晶矽晶粒間的面型缺陷 ( 即晶粒邊界 ) 來進行擴散，使摻質 (Dopant) 在多晶 矽裡的分佈得以均勻。

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(二) 多晶矽的摻雜

 進行多晶矽摻雜的方法有三：(1) 於多晶矽的 LPCVD 沈積反應之後，藉高溫擴散 (Diffusion)，來把摻質驅 入 多 晶 矽 裡 ； ( 2 ) 於 沈 積 之 後 ， 採 離 子 植 入 ( Ion Implantation) 的方式，將摻質以離子的形態，植入多 晶矽內；或者是 (3) 在多晶矽的沈積反應進行時，同 時 (In-Situ) 進行摻質的摻入。

 經重摻雜 (Heavily Doped) 後的多晶矽，電阻率可以降 到 500~1200-cm 之間。

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圖9-27 採溝渠式設計的DRAM胞的SEM截面 ( 放大倍率 = 12,000倍 ) BPSG

字元線導線 ( 亦為閘極 )

位元線導線

矽底材 多晶矽

多晶矽

DRAM電容器 多晶矽

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9-3-4 導體薄膜沈積

濺鍍法對沈積薄膜的組成 (Composition) 的控制較差，

且因為電漿電場的方向性，使得以此法所沈積之薄膜的 階梯覆蓋能力不好。

以 CVD 法所沈積的導體材料的應用，便逐漸地取代濺 鍍法在部分金屬製程上的地位了。

(一) WSi

夾著高熔點、穩定性、及低電阻率 (Resistivity) 等的優 點，耐高溫金屬矽化物 (Refractory Metal Silicide) 在 VLSI半導體製程上的應用，已愈來愈普遍。

矽化鎢 (Tungsten Silicide) 便是其中之一，其化學式為 WSi₂。矽化鎢的 LPCVD 反應式可以表示成:

6(g) 4(g) x(s) 4(g) 2(g)

2WF  7SiH 

2WSi  3SiF  14H

所沈積的 WSi₂的電阻率可以降到 70-cm 以下 ( 參見 表9-1)。

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以 LPCVD 法執行沈積的W，主要是藉由 (9-13) 式稱 為“氫還原 (Hydrogen Reduction)”的化學反應來進行 的。

該 LPCVD 反應所選用的製程溫度約在 300℃~550℃

之間；操作壓力則控制在 1~100 Torr 左右^[2]。

6(g) 2(g) (s) (g)

WF 3H W 6HF

6(g) (s) (s) 4(g)

2WF 3Si 2W 3SiF

(9-13)

(9-14)

(二) W

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圖9-28 LPCVD W在接觸窗裡的沈積 SEM 照片 ( 放大倍率 = 30,000倍 ) LPCVD 鎢

Ti / TiN

BPSG

底材矽

鎢插塞

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9-3-5 CVD 薄膜之應用

圖9-29 採雙井設計的CMOS電晶體的截面透視圖 鋁導線

多晶矽 矽晶片 金屬鎢

P井 N井

二氧化矽間隙壁

BPSG 場二氧化矽 接觸窗洞 源汲極 WSi2

以熱氧化法所長出的 SiO₂，其介電方面的品質最好。

但受限於其製程高溫及矽底材的供應，VLSI IC 裡所需 的各種介電層，大多採用 CVD 的方式來製作。

一旦鋁導線在 IC 上的加工開始之後，APCVD 與 PECVD 是最主要被考慮的 CVD 技術，以降低介電層沈積所需要 的製程溫度。

早期 IC 製造所需的導線材料，多以 PVD 的方式，尤其 是直流式濺鍍法來製作。

隨著 VLSI 製程線寬的微縮 (Shrink) 與精進，濺鍍薄膜階 梯覆蓋能力不足的現象，驅使各種導體 CVD 技術，漸漸 的從介電層的沈積，走入導體層裡。