中 華 大 學

中 華 大 學 碩 士 論 文

應用於 Soft-Defined Radio 之寬頻主動電感壓 控振盪器

Wideband Active-Inductor Voltage Controlled Oscillator for SDR

系 所 別：電機工程學系碩士班 學號姓名：M09701044 吳定威 指導教授：莊添民 博士

中 華 民 國 101 年 7 月

i

摘要

本篇論文主要是針對應用在軟體定義無線電裝置(Soft-Defined Radio-SDR) 的 寬 頻 主 動 電 感 壓 控 振 盪 器 (Wideband Active Inductor Voltage Controlled Oscillator)所作的研究，其架構分為兩部分，第一部分為主動電感的設計，利用 主動電感的架構來節省掉被動電感元件所占據的龐大面積，其原理為利用 Gyrator 架構使主動 MOS 元件可以等效為電感以及電容的特性來構成一般振盪 器所需要的共振電路。

第二部分是交叉耦合振盪器的架構，將第一部分得到的主動電感架構帶入到 振盪器的共振電路中，利用其電感電容的特性來達到共振的效果，使整個電路架 構只需使用 MOS 元件以及電阻即可構成一個壓控振盪器，並且可節省被動電感 元件所需要消耗的面積。

設計目標以可使用在 SDR 需要的足夠頻寬為條件，首先利用 ADS 來進行電 路設計與模擬，在此使用台積電 0.35um 製程，目前電壓所能控制的頻寬範圍可 從 0.37GHz 到 1.39GHz，Phase noise 在偏移 1 MHz 時小於-103dB/Hz。然後，利 用 Laker Layout 工具及台積電所提供的 0.35um CMOS Library 進行 IC 佈局，

最後進行 DRC 及 LVS 查核及 Post-Layout 模擬，整個 VCO 的晶片面積為 0.57mm × 0.57mm。

關鍵詞: 主動電感、交叉耦合壓控振盪器、SDR(軟體定義無線電)、Gyrator

ABSTRACT

This thesis mainly studies Wideband Active Inductor Voltage Controlled Oscillator for Soft-Defined Radio(SDR). The structure is divided into two parts. The first part is the design of the active inductor. In order to save the area occupied by passive inductor ,we use active inductor instead. Its principle is to use Gyrator structure such that active MOSFET can equivalent to inductor ,along with parasitic capacitor to form a resonator tank for an oscillator.

The second part is the cross-coupled oscillator structure. Incorporating active inductor into our resonator oscillator, we can use its inductor and capacitor to achieve resonated effect. So that ,the whole circuit is only involved MOSFET and resistor to construct a VCO. In this way, we also save the consumed area by passive inductor.

The design target is the enough bandwidth for SDR. Firstly ,we design and simulation of circuit designed with TSMC 0.35um 2P4M process. The frequency range to be controlled by voltage is from 0.37GHz to 1.39GHz. The simulated phase noise is small then -103dBc/Hz at 1MHz offset. The IC layout is implemented by Laker layout tool with 0.35um CMOS Library offered by TSMC. After DRC, LVS and Post-Layout simulation, we tape-out this VCO IC chip with chip area of 0.57mm

× 0.57mm。

iii

致謝

在此很感謝指導教授莊添民博士的教導，讓我在研究上學習到了很多關於高 頻電路設計的知識，在老師的指導下，讓我了解到作研究的心態與方法，並不是 像以前只需要背公式或是拿著教科書鑽研數學解法，真正的學習是需要自己找尋 問題並且獨立思考，而不是遵循著教課書或是前人的經驗無知的往前進，要學會 質疑與提問。當碰到問題與困難的時候老師總是會以多年的經驗與知識從旁輔助 我，並且一同討論與分析問題，跟著老師的學習讓我學到了學習與作研究該有的 態度與解決問題的能力，很感謝老師如此有耐心的指導，除了學術的智慧以外也 讓我學習到了做人處事的道理。

在研究的過程中很感謝學長以及同事們的教導與協助，總是在我碰到瓶頸的 時候適時的伸出援手拉我一把，同時也不停的給我打氣，讓我在研究的路上不會 感到孤單，在這邊也感謝付出許多勞力的學弟，把許多雜事都擔當了下來讓我可 以好好的作研究，再來要感謝實驗室的同學李建璋、陳銘鴻和陳慧菱，有你們的 互相勉勵我才能夠繼續支撐下去，也感謝中華大學電子工程學系給予的良好學習 環境，最後要感謝我的母親一直對我的學業表示關心，雖然幫不上忙，但是家人 給予的支持絕對是無法替代的。

感謝口試評審委員邱煥凱教授、林國珍教授、莊添民教授在口試當天所給予 的指點與教導，讓我可以想到之前沒有思考到的問題與解決方向，同時也可以讓 這篇論文更加的正確完整。

目錄

摘要... i

ABSTRACT... ii

致謝... iii

目錄... iv

圖目錄... vi

表目錄... viii

第一章 序論... 1

1.1 概述... 1

1.2 SDR... 1

1.3 ADS 模擬軟體介紹 ... 2

1.4 論文的架構 ... 4

第二章 射頻振盪器基本理論與架構... 5

2.1 Transceiver 架構 ... 5

2.2 三種 LC Tank 振盪器 ... 6

2.3 Active Inductor... 11

2.4 壓控振盪器 VCO... 13

2.5 Phase Noise... 16

第三章 電路設計與分析... 18

3.1 設計區塊介紹 ... 18

3.2 整體電路設計理論概念 ... 25

3.3 電路分析 ... 26

第四章 模擬結果與數據討論... 30

4.1 模擬結果... 30

v

4.3 高低溫下的模擬結果... 41

4.4 Layout 設計 ... 42

4.5 結果數據與討論... 45

第五章 結論與未來展望... 48

參考文獻... 49

附錄 A. ... 51

附錄 B. ... 52

圖目錄

圖 1.1. ADS 設計模擬流程圖... 3

圖 2.1. 超外差射頻前端電路結構圖 ... 6

圖 2.2. LC Tank 示意圖... 7

圖 2.3. Colpitts 振盪器示意圖... 8

圖 2.4. Hartley 振盪器示意圖... 8

圖 2.5. 阻抗轉換器架構 ... 9

圖 2.6. 負阻抗振盪器 ... 9

圖 2.7. 交叉耦合振盪器示意圖 ... 10

圖 2.8. Gyrator 示意圖... 11

圖 2.9. Gyrator 基本架構... 11

圖 2.10. Gyrator 基本架構與等效電路 ... 12

圖 2.11. LC Tank 等效電路... 13

圖 2.12. 加入可變電容之諧振壓控放大器 ... 14

圖 2.13. 交差耦合電晶體和 LC 諧振埠並聯的等效負電阻 ... 14

圖 2.14. 互補式交錯偶合 LC VCO ... 15

圖 3.1. 主動電感架構 ... 18

圖 3.2. VCC=3.3V 之主動電感感值模擬... 20

圖 3.3. VCC=3.63V(+10%)之主動電感感值模擬 ... 21

圖 3.3. VCC=2.97V(-10%)之主動電感感值模擬 ... 21

圖 3.4. 粗調架構 VAR1... 22

圖 3.5. 微調架構 VAR2... 23

圖 3.6. 粗調 VAR1 對主動電感感值的變化泛為模擬 ... 23

圖 3.7. 叉耦合對架構 ... 24

vii

圖 3.9. 主動電感的等效電路 ... 27

圖 4.1. Tuning Range (a) Pre-simulation (b) Post-simulation ... 31

圖 4.2. Phase Noise (a) Pre-simulation (b) Post-simulation ... 32

圖 4.3. Output Waveform (a) Pre-simulation (b) Post-simulation ... 33

圖 4.4. VAR1(max)=1.9V (a) Output Waveform (b) 輸出訊號強度 ... 34

圖 4.5. VAR1(min)=0.7V (a) Output Waveform (b) 輸出訊號強度 ... 35

圖 4.6. TT 模擬結果... 36

圖 4.7. FF 模擬結果... 37

圖 4.8. SS 模擬結果... 38

圖 4.9. VCC(min)=2.3V (a)Tuning Range (b)Phase Noise ... 39

圖 4.10. VCC(min)=3.63V (a)Tuning Range (b)Phase Noise ... 40

圖 4.11. 整體 Layout 佈局 ... 42

圖 4.12. I/O Pad 下針量測考量... 43

圖 4.13. 量測與使用的儀器 ... 44

圖 4.14. VCO 性能量測架構圖... 45

表目錄

表 3.1 MOSFET 的長寬規格表………...……25

表 3.2 小訊號等效電路相關元件參數.………...……28

表 3.3 小訊號等效電路值與 ADS 模擬值比較表………...……29

表 4.1 Pre-simulation 與 Post-simulation 之 Tuning Range 比較….….………..……31

表 4.2 Pre-simulation 與 Post-simulation 之 Phase Noise 比較…...32

表 4.3 製程變異比較表……….……….…..…38

表 4.4 溫度變異比較表...………….………..…..…….…41

表 4.5 預計規格表………..………..……46

表 4.6 其他參考文獻比較…………..……….……….…46

1

第一章 序論

1.1 概述

人類在科技上的進步是日新月異，就以通訊層面來說，從有線電話、無線電 電報，到近期的無線通訊設備如 3G 手機、衛星導航到無線網路傳輸，都是為了 能夠增進生活上與資訊傳播連絡的方便性，隨著政府推動且開放使用的頻段越來 越多，與企業間的合作更是為通訊科技上帶來了更多的創新與發展，例如早期只 能夠通電話的手機，現在不只增加了照相或聽音樂的功能，更可以利用無線傳輸 的方式達到上網和導航的功能，可使用的頻帶也從雙頻增加到了三頻、四頻，然 而不只手機的通訊功能增強，除了標準的無線區域網路(WLAN)及藍芽(Blue Tooth)之類的技術，有些手持裝置更廣泛的使用到高傳輸速率的 WiMAX 與 UWB。為了符合這些技術的需求，我們需要能夠設計出能夠處理接收到這些不 同頻段訊號的接收器架構才有辦法對這類訊號在接收端給予調變處理與解析，即 所謂的智能 RF 前端。

智能 RF 前端需要很高的性價比，這直接與高整合度的製程技術以及硬體對 各種規範的相容性相關，所以此種前端技術需要是可重組或是有能在多標準操作 下的 RF 層級的能力。高效能的系統是需要有多頻天線配上前置濾波器，單一且 能在各種頻率下使用的收發器的晶片可透過系統包裝完成。

1.2 SDR

近年來無線通訊市場的進展導致各種不同的網路同時存在，例如蜂窩型網

路、個人區域網路(PAN)、無線區域網路(WLAN)、以及一些無線傳輸介面 (802.11a、802.11g、藍芽、無限多工解碼器(WCDMA))等等，各種無線裝置需相 容於不同通訊標準才能達成全球漫遊。這些無線裝置的技術需要能夠順利因應下 一個世代擁有更高的數據傳輸速率的通訊標準。智能 RF 前端，又稱為軟體重組 RF，擁有更先進以及更有效的措施可以使硬體達到對各種不同通訊標準的最大 共通性，先進的 RF 前端的設計將需要比較軟體重組 RF 的區塊與切換頻率的架 構，再做取捨。

因為軟體重組 RF 架構需要能夠適合在各種情況下都能符合各種標準，所以 訂定這些規格需要非常的嚴格，例如功率消耗、效能、面積大小、以及功能上都 要互相作取捨。在製程規則尺寸越來越小的現在，矽(Si)基底的技術擁有著巨大 的潛力來符合我們的需求，此外矽基底還有著其他製程沒有的優勢就是他能整合 RF 前端及基頻系統電路，而且也最符合低成本的要求。

1.3 ADS 模擬軟體介紹

本論文所使用的模擬軟體為做射頻電路設計的人常用的 ADS，這是一個功 能強大的射頻電路模擬軟體，他提供了很多設計模擬的功能，包括 DC 模擬、

AC 模擬、S 參數的模擬，諧波帄衡模擬、增益壓縮模擬、元件的溫度模擬和相 位雜訊的模擬等許多的功能，在這邊所使用到最重要的是相位雜訊以及諧波帄衡 模擬，而元件溫度模擬則是為了確保所設計的電路架構在高低溫時的特性是否還 存在或者是特性已經有所改變。

圖 1.1 為 ADS 使用設計模擬的流程圖，一開始先確定所要設計的壓控振盪 器是適合使用在什麼樣的無線通訊規格下，或是哪些參數特性適合在哪種產品或

3

著再使用 ADS 內的 AC 模擬和諧波帄衡模擬來進行輸入電壓控制頻率的模擬結 果，從輸出波型來判斷系統是否穩定振盪，利用諧波帄衡模擬來模擬輸入控制電 壓對頻率的曲線，看是否有達到設計上所要求足夠寬的頻寬，並且使用相位雜訊 的模擬參數來判斷此系統的相位雜訊是否夠小，最後再檢查多次諧波是否足夠小 到不會影響輸出訊號，上述模擬結果都沒問題後，再回到電路設計的部分來更改 電路中所有的元件的溫度參數值，以此來模擬整個系統對於溫度的變化所會造成 的偏移或特性變化，之後同樣進行上述的模擬來檢視系統的參數與特性是否可以 在高低溫下也能夠正常運作，在這邊的溫度偏移是使用低溫 0℃到高溫 100℃，

在最極端的高低溫下都確定系統可以正常運作後，再來才是進入 IC 製程的佈局 (layout)。

圖 1.1. ADS 設計模擬流程圖

在 layout 的時候以盡量減小其使用面積為重點，因為此論文以主動電感的設 計為主要架構，故可在 layout 的佈局上省下會佔用龐大空間的被動電感，為了突 顯節省面積的效益，所以在製程佈局上會對使用面積上面多做注意。

1.4 論文的架構

第一章介紹射頻收發機的基本電路架構，以及所使用的 ADS 射頻電路模擬 軟體，並著重在對壓控振盪器架構進行各種參數和溫度模擬方面。第二章介紹作 為目標規格的 VCO 架構，一些基本壓控振盪器的架構，Gyrator 的等效電路和其 轉換原理。第三章介紹主動電感及交叉耦合壓控振盪器的電路設計原理。第四章 為主動電感壓控振盪器的完整電路模擬、實驗的量測方法規劃及文獻上性能的比 較。第五章為結論及未來展望。

5

第二章

射頻振盪器基本理論與架構

2.1 Transceiver 架構

現今有兩種 RF 收發器的架構，分別是超外差和直接降頻，超外差接收器被 廣泛的利用在當前的無線網路應用上，此架構需要鏡像抑制濾波器

(image-reject filters)，他可以隨著傳輸的規範來鎖定載頻與頻寬，但這同時 也需要大量的元件以及構成面積，同時也帶來了複雜度以及更大的功率消耗。

另一方面，直接降頻轉換器則沒有鏡像響應，所以不需要鏡像抑制濾波器，

因此可以減少需要使用的元件數量，架構簡單，較小的面積需求，低雜訊而且低 功耗，更加適合應用在需符合各種規格的可重組架構。所以在以智能射頻裡的單 晶片可重組 RF 接收器為前提的條件下，直接降頻轉換器架構為最佳的選擇。

圖 2.1 為超外差射頻前端的基本架構圖，裡面包含了天線、接收端所需要將 訊號濾除雜訊的低雜訊放大器(LNA)、發射端需要將訊號功率放大的功率放大器 (PA)、在收發時都會用來變換訊號頻率所需要的混頻器(Mixer)以及能提供收發端 一個穩定區域載波信號的壓控震盪器(VCO)，而在本篇論文中所討論的主題就是 VCO 這個區塊，VCO 可以決定這個射頻系統所能接收跟發射訊號的頻段，也同 等於決定了這個系統所能使用在哪些產品應用上，而它的頻寬也決定了這個系統 在使用上的泛用性，能夠擁有越寬的操作頻寬，或是擁有越多的使用頻段，就代 表這個收發器能在越多的規格下被拿來使用。

圖 2.1. 超外差射頻前端電路結構圖

CMOS 的製程技術的問題是因輕薄短小及低阻抗的矽基底會導致被動電感 的品質因子(Q)降低。另一方面，主動電感有著節省面積、可調整性、以及高品 質因子這三種主要的特色勝過了被動電感，但同時也犧牲了低雜訊以及線性度這 兩種特性。

2.2 三種 LC Tank 振盪器

由於振盪器是可以提供收發端一個穩定載波訊號的區塊，相位雜訊(Phase Noise)和功率消耗是衡量其性能的重要參數，在某些應用裡可調整的頻寬寬度也 是一個重要的參數。

在本章會提到振盪器的相關基本理論，然後討論三種類型的振盪器架構與本 篇論文所用到的 Gyrator 架構，接著導入相位雜訊來探討設計上的參數考量。

7

C

L

圖 2.2. LC Tank 示意圖

LC Tank 是由一個採用帶通 LC 諧振電路來構成的回授電路如圖 2.2，利用 L 跟 C 來實現頻率選擇的功能，此電路架構是一個 LC 諧振電路會在振盪頻率處發 生諧振，諧振時的相位移為 0°，使得整個迴路的總相位移也為 0°，此時電路開 始起振，而在振盪頻率以外的地方回授電路所貢獻的相位移則不為 0°，這些離 振盪頻率較遠的頻率成分會受到衰減，其衰減的程度與 LC 諧振電路的品質因子 Q 值有關，而離振盪頻率較近的頻率成分則是會對振盪器輸出的頻譜產生貢獻，

形成一個延展的頻譜，這段頻譜反映了此振盪器的雜訊性能，也就是之後會再提 到的相位雜訊。利用 LC 諧振電路可以對振盪頻率以外的頻率的成分進行衰減，

來達到頻率選擇的功能，而 LC 振盪器又可分為回授 LC 振盪器與負阻抗 LC 振 盪器兩大種類。

基本的回授振盪器架構其實很簡單，一個 MOS 再加上一個 LC Tank，例如 圖 2.3 的 Colpitts 振盪器是由一個電容分壓器來提供放大器正回授，他的回授訊 號是從 Source 端回授到 Gate 端，而不是從 Drain 端到 Source 端，如此 MOS 可 以 被 看成 源 極隨 偶器 (source follower) 或 是 普 通 的共 集 放大 器 (common-drain amplifier)。

MOSFET R C

L C

G N D

圖 2.3. Colpitts 振盪器示意圖

圖 2.4 的架構為 Hartley 振盪器，本質上與 Colpitts 相同，但是分壓則是採用 電感抽頭而不是電容抽頭，這種架構現在已經不常見，在理論上電感也可以由電 阻取代。

M O SFE T R L

G N D L

C

圖 2.4. Hartley 振盪器示意圖

一個完全沒有損耗的諧振回路就相當於一個振盪器，利用主動元件的能量提 供來補償回路中因有限的 Q 值而導致損耗的能量是一個可行的方法。這在裡有 一種架構稱作負阻抗轉換器，他可透過一個簡單的運算放大器電路來實現正回授 與負回授。

9

圖 2.5. 阻抗轉換器架構

由圖 2.5 可以得到輸入與負回授之間的關係為：

A Zin Zf

 

1

假設閉回路增益 A 的值為 2，擇輸入阻抗的值將會是負回授阻抗的負值，同時如 果回路中的回授電阻 Zƒ為一般的正電阻，那輸入端的等效阻抗就會被轉換成負 電阻，而這個負電阻就可以補償實際電路中的正電阻來實現振盪器。

負阻振盪器是將上述阻抗轉換器的輸入阻抗端加上 LC Tank，如圖 2.6，為 了保證系統會振盪，此諧振回路兩端的電阻需要為負，所以必頇滿足下面的條件：

Rf Rt 

圖 2.6. 負阻抗振盪器

利用一個寄生效應我們可以得到更加實際的負阻抗，共閘極架構中在閘極端 串聯一個電感，由源極端看進去可以產生一個負阻抗，如果寄生效應的 Cgd 可 以被忽略，那當回路的工作頻率高於由 Cgs 和電感所構成的諧振頻率時，Zin 就 會出現一個負的實部，若工作頻率遠大於這個諧振頻率並且遠小於ω

_T

時，Zin 的實部則為下式：

L T T

L Z

Rin 





 _{ }





²

接著提到的是近幾年常被使用到的交叉偶合振盪器，此電路架構利用一個交 叉耦合的差分對來形成負阻抗，如圖 2.7。

圖 2.7. 交叉耦合振盪器示意圖

11

2.3 Active Inductor

使用主動電感主要是用來避免一般線圈型電感佔用面積大、製程的誤差等等 缺點，使得在 CMOS 的技術下能夠得到較好的效能。一般主動電感使用的是 Gyrator 的架構來實現。

圖 2.8. Gyrator 示意圖

所謂的 Gyrator 即是可以將訊號的相位做旋轉的電路，如圖 2.8 一個電壓與 電流均為相同相位的輸入訊號，經過 Gyrator 電路的處裡之後，電壓的相位將會 超前電流的相位 90 度，此結果可視為等同於電感的特性。最簡單的架構只需要 兩個 MOS 即可完成，如圖 2.9。

圖 2.9. Gyrator 基本架構

我們需要得知這兩顆 MOS 中的寄生電容以及兩者的 Gm 值，才可方便求得此架 構的等效電路，圖 2.10 為其等效電路：

圖 2.10. Gyrator 基本架構與等效電路

利用元件的參數可計算出等效電路中的各元件值：

1 1

2 1 _ds

m

ds g

g g

G   

2 1

1

2 ( 1 )

m m

ds gs

g g

g

L C 



1

C gs

C 

2 1

1 m m

ds

g

g

R  g

13

2.4 壓控振盪器 VCO

所謂的 VCO(Voltage-Controlled Oscillator)就是其振盪的頻率 ƒ

_v

受電壓 V

_C

大 小控制的振盪器，也可以將他看作一個電壓對頻率的轉換器。

只要是能對頻率作調變的架構都可以拿來當作 VCO 使用，例如由電感 L 與 電容 C 所組成最簡單的 LC 諧振埠(LC Tank)就很常被拿來當作設計 VCO 的其中 一種架構。如圖 2.11 所示，R

tank

為諧振埠損耗之等效電阻，而-R

active

則是由主動 元件提供用來補償諧振埠損耗之等效電阻，LC Tank 的振盪頻率可以用下面的式 子表示：

ƒ

v

 LC 2

 1

從式子中可以很明顯的瞭解其振盪頻率ƒ

v

與 L 和 C 的值有關，換句話說，只要 能夠控制這兩個元件的參數，就可以設計出一個 VCO。

R tank -R _active

C L

圖 2.11. LC Tank 等效電路

近年來大多數常使用到一種採用交叉耦合式的壓控震盪器，圖2.12為常見的 LC諧振壓控振盪器的電路架構，其基本動作原理是利用電晶體交差耦合對來產生 正回授，電容和電感組成LC諧振埠，利用此諧振埠來選擇所要的頻率，只有諧振 頻率的雜訊能滿足loop gain大於1，且相角為零度角，如此就能達到振盪條件而

產生振盪。而以負電阻的觀念來看，交差耦合電晶體產生了和LC諧振埠並聯的等 效負電阻，

m action

R   g

2

如圖2.13所示，即圖2.11的-Ractive它的目的就是用來補償諧振埠的電阻性損耗，

當R^active小於或等於諧振埠的等效並聯電阻時，電路就會產生振盪。圖2.14為互補

式交錯偶合 LC VCO，相較於只有 NMOS 交錯偶合對或 PMOS 交錯偶合對而言，

在相同電流消耗之下，互補式交錯偶合具有較大的轉導，使電晶體較快速的切 換，輸出電壓波形有較對稱的上升和下降波型，而此特性也使它具有較低的相位 雜訊。

圖 2.12. 加入可變電容之諧振壓控放大器

-2/gm

15

圖 2.14. 互補式交錯偶合 LC VCO

電容的部分採用了可變電容(Varactor)於 LC Tank 中來改變容值以方便控制 頻率。但在使用高整合的元件的今天，要將電感放入 IC 中會產生幾個問題：

1. 電感所占據的面積過大。

2. 參數不容易由 IC 製程控制。

3. 因較小的 IC 面積，導致電感線寬太窄而影響 Q 值。

以上三個問題導致了一般使用被動電感在設計與效能上產生了限制，一般電感幾 乎都呈現立體狀，所以當要放置在帄面的 IC 時勢必會佔用掉許多面積：電感的 參數不但受到線圈跟圈數的影響，線寬、線之間的疏密等等都會影響到電感的感 值，在製程中只要有稍微的偏移便會影響到參數，而且放置在帄面的電感繪語機 體之間產生寄生電容而導致振盪頻率的偏移。所以在此篇研究中我們採用了只使 用 MOS 的主動電感架構，一方面減少使用面積的消耗，對於 IC 製程也使用較 穩定模組的 MOS 來構成電感，對於電感的 Q 值也可以從架構中更改來提升。

2.5 Phase Noise

相位雜訊是可以用來衡量振盪器雜訊性能的參數，相位雜訊是在頻域來衡量 振盪器的頻譜純度。而一個高 Q 值的振盪器則能夠有效的衰減掉中心頻率以外 的頻率分量，如此一來便可更有效的抑制訊號的失真，讓輸出的訊號可以呈現出 完整的正弦波。

從參考的文獻中[7]可以求得到一個 MOSFET 的相位雜訊模型是由通道雜訊 (Channel-induced noise)以及閘級雜訊(Gate-induced noise)來建構，可以將其表示 成下式：

m ds

M

n kT g kT g

f

i 4  4 

2

,  



式 子 中 的 g

ds

和 g

m

分 別 指 的 是 輸 出 的 電 導 (conductance) 以 及 轉 導 (transconductance)，k 為波茲曼常數(Boltzmann constant)，而一般短通道(short channel)元件的 γ ≈ 2，δ ≈ 4(此參數會隨著 MOS 的寬度而有些微變化)，經由此式 子即可算出單一顆 MOS 所貢獻的相位雜訊。接著我們再將各個元件或區塊的相 位雜訊歸類後分開計算，最後將全部區塊所算出來的雜訊總合起來便可得到整個 電路架構的總相位雜訊。在此相位雜訊可以依序歸納如下列兩部分：

(1) LC Tank 的相位雜訊

f i _{n k}



2

tan

,

17

加出來後可求得。

(2) 交叉耦合對的相位雜訊

f i _{n ccp}



2 ,

此區塊則是由交叉耦合對所使用的兩顆 NMOS 所提供，將兩顆 NMOS 所求 得的相位雜訊直接相加即可得到。

接著我們將上面所求得的 LC Tank 和交叉耦合對的相位雜訊總合起來，所得 到的就會是最後我們所要求的整體電路相位雜訊。

f i f

i f

i n n k n ccp

 

 



2 , 2

tan , 2

根據[6]，振盪器的相位雜訊可由觀察輸出相位函數(t)的 noise 求得。















 i d

d q i t h

t 1 ( , ) ( )

) ( ) , ( )

( ₀

max 

  ^ 





   



其中的就會是

h

_

( t ,  )

是 noise 的 impulse 響應，

i (  )

是注入輸出端的 impulse 電 流，

q

_max 是輸出端電容的最大電荷量，而



(



₀,



)是振盪器的 impulse 靈敏度函數 (ISF)。根據上式在 offset 頻率為下，,總相位雜訊密度為：

2 2

max 0

0 2 2

8

) ( log(

10 )

(  



 

  ^



q

f nf c i

L ⁿ

n n

其中

c 為 ISF 之富氏轉換級數的係數，通常 c

_n ⁿ只要計算前幾項即可。

L()的計算頗為複雜， 通常需要利用模擬軟體來估算。例如，ADS 即是用諧波 帄衡模擬方法計算出 L()，並將 L().vs.的關係圖示在 log-log 座標上。

第三章

電路設計與分析

3.1 設計區塊介紹

我們將整個電路架構分成兩個區塊來說明，第一個部分就是主動電感，第二 個部分為交叉耦合對。

3.1.1 主動電感：

利用第二章所提到的主動電感架構來替代原來交叉耦合振盪器中的被動電

感，此主動電感架構使用最基本的電路架構來設計。

19

圖 3.1 為主動電感架構的區塊，我們可以將此區塊簡化成上一章所提到的 Gyrator 基本架構，區塊中的 PMOS(MM2)可以看作 M2，NMOS(MM8)則可看作 電流源 I1，而 NMOS(MM9)則可看成 M1 下接到 GND，而在區塊最下面的兩顆 並聯 NMOS(MM10 & MM11)則等效成電流源 I2。原來基本架構中 M1 的 gate 端 我們改成外接電源來做為頻率粗調控制，等效於 I1 的 NMOS(MM8)需要一個 gate 電壓來驅動，在這裡我們從輸出端拉一個電壓訊號回來給 MM8，並且串連一個 電阻作為回授電阻以增加主動電感的品質因子。

我們利用 ADS 對主動電感的區塊來進行電感值的模擬，並且考量輸入電壓 正負 10%的電壓變動對電感值的影響。利用 ADS 的 Smith chart（Z-chart）模擬 來求得等效電路的實部與虛部參數，再利用公式來算出電感值：



 





 



50 50

jX jx R

r z x X  50

f L X



 2

20

如圖 3.2，當 VCC=3.3V 且中心頻率為 1.269GHz 時，模擬出來的虛部 x=0.757，

經過計算後求得 L=4.747nH；

freq (1.269GHz to 1.269GHz)

S(1,1)

m1 m1 freq=

S(1,1)=0.351 / 68.023

impedance = Z0 * (1.019 + j0.757) 1.269GHz

圖 3.2. VCC=3.3V 之主動電感感值模擬

接下來我們對輸入電壓 3.3V 做正負 10%的變動，再用同樣的方式來計算出兩種 電壓變化下的感值。

如圖3.3，當VCC=3.63V(+10%)且中心頻率為1.269GHz時，模擬出來的虛部 x=0.671，經過計算後求得L=4.208nH：

21

freq (1.269GHz to 1.269GHz)

S(1,1)

1.661E9 0.511 / 52.687 m1

m1 freq=

S(1,1)=0.335 / 78.575

impedance = Z0 * (0.906 + j0.671) 1.269GHz

圖 3.3. VCC=3.63V(+10%)之主動電感感值模擬

如圖3.3，當VCC=2.97V(-10%)且中心頻率為1.269GHz時，模擬出來的虛部 x=0.868，經過計算後求得L=5.443nH：

m1 freq=

S(1,1)=0.379 / 57.754

impedance = Z0 * (1.158 + j0.868) 1.269GHz

freq (1.269GHz to 1.269GHz)

S(1,1)

m1 m1 freq=

S(1,1)=0.379 / 57.754

impedance = Z0 * (1.158 + j0.868) 1.269GHz

圖 3.3. VCC=2.97V(-10%)之主動電感感值模擬

此電路架構中擔任頻率調整的元件為粗調的 MM9 和 MM4，以及微調的 MM5 , MM6 , MM10 和 MM11，如圖 3.4，前者利用外接電源 VAR1 來控制 MM9 與 MM4 的導通，已達到調整其等效電容值，如此一來就跟一般直接調整容值的 Varactor 有同樣的效果。

VDD = 3.3V M M 2

PMOS

M M 8

NMOSM M 9

NMOS

G N D

var1 = vc

圖 3.4. 粗調架構 VAR1

而微調的 VAR2 則為調整主動電感中的對地電流源，如圖 3.5，但因為此微 調範圍太小，約為 50~100MHz，所以在此研究中並不對此微調電壓多做變動，

將他固定外灌 1.2V 的電源，並且連接電路最下方用來驅動電路用的 buffer NMOS 的 gate 端以確保整個系統能夠保持運作。

23

MM11NMOS MM10NMOS G N D

G N D

var2 = 1.2V

圖 3.5. 微調架構 VAR2

在這邊針對粗條的 VAR1 電壓來模擬 Varactor 對主動電感感值的調變關係，

VAR1 的電壓調整範圍為 1.9V 到 0.7V，同樣利用求得主動電感感值的方式我們 可以從模擬結果圖 3.6 來計算出感值對電壓的相對變化。

freq (431.0MHz to 1.661GHz)

S(1,1)

m1

m2 m1 freq=

S(1,1)=0.511 / 52.687

impedance = Z0 * (1.152 + j1.266)

1.661GHz m2

freq=

S(1,1)=0.095 / 85.541

impedance = Z0 * (0.997 + j0.190) 431.0MHz

圖 3.6. 粗調 VAR1 對主動電感感值的變化泛為模擬

經由模擬與計算，我們可以求得 m1 與 m2 兩點所帶表的 VAR1 電壓與感值：

m1: VAR1=1.9V(max)，f=1.661GHz，經過第三項所列的公式可算出 L=6.066nH m2: VAR1=0.7V(min)，f=0.431GHz，經過第三項所列的公式可算出 L=3.508nH

3.1.2 交叉耦合對：

電路架構最下面的區塊則為提供負阻抗的交叉耦合對，可將其看作兩個對稱 且具有主動迴授的振盪器，而等效阻抗 Rin 則為第二章所提到的-2/gm，並且| Rin

|必頇要小於或等於並聯的共振槽等效阻抗此系統才會振盪。最下方的 MM13 NMOS 為一個驅動電流源，由於我們此區塊中的 MM7、MM12 與同一路串接於 上方主動電感區塊中的兩顆 PMOS 寬度都較寬，所以需要一個穩定電流原來強 制下拉一個穩定電流以方便驅動整體電路。

25

3.2 整體電路設計理論概念

將 3.1 節的幾個區塊整合在一起後即可架構出完整電路圖，如圖 3.8。

圖 3.8. 主動電感 VCO 完整電路架構

表 3.1 MOSFET 的長寬規格表

MOSFET W (um) L (um) MM0 , MM2 170 0.35 MM7 , MM12 200 0.35 MM3 , MM8 67 0.35 MM4 , MM9 7 0.35 MM1 , MM5 , MM6 , MM0 5 0.35 MM13 200 0.35

MOS 的長寬尺寸規格如表 3.1 所列，在此電路設計中將以 Gyrator 架構作為 Active-inductor 區塊的基本架構(如圖 2.8 所示)，來設計出不需要占據龐大面積的 電感，並且利用 Cascade 的方式來使外部可以電壓操作 Gyrator 架構中的寄生電 容 ， 以 達 到 可 變 電 容 的 效 果 來 調 整 其 可 震 盪 的 頻 寬 。 在 圖 3.8 中 ， 兩 顆 PMOS(MM2、MM0)及下方的兩顆 NMOS(MM7、 MM12)為交叉耦合震盪器 (cross-coupled VCO)的基本架構，左邊由 MM8、MM9、RR5、MM11、MM10 為 一組，加上右邊對稱的區塊組成主動電感的 Gyrator 架構，此架構提供中間交叉 耦合震盪器所需的電感和電容。var1 與 var2 分別為頻率粗調跟微調的輸入訊號，

var1 為調整 MM9 與 MM4 上寄生電容的輸入訊號，也是本電路最主要調整頻率 用的訊號，決定頻寬對應到電壓的上下限，var2 則是調整 MM10、MM11 跟 MM5、

MM6 下拉電流的大小，透過主動電感的計算公式來調整些微的頻率，在本電路 中則先採用外加 1.2V 定值，電路最下方的 NMOS MM13 則是當作電流源以驅動 整個電路。

3.3 電路分析

我們針對主動電感做小訊號分析，圖 3.9(a)為主動電感的小訊號等效電路，

我們外加 i

_in

並假設其埠電壓為 v

_in

/2，由 Kirchhoff 電流定律即可得到下列三式：

0 2 ) (

_{3 2}

5 2 2

10

    





_{in in ds m sg gs sg}

v

ⁱⁿ

V

V g V g g v i

0 2 )

(

_{3 2 3 3}

5 _gs



_sg

 v

ⁱⁿ

 j C

_gs

V

_gs

 V

V

g 

9 0

2 2 2 3

3 3

3 _gs



_{m gs}



_{gs sg}



_{sg ds}



gs

V g V j C V V g

C

j  

由上述三式可以導出小訊號等效電路的輸入阻抗如下：

] )

/ 1 ( [ ] {[

] ) / 1 ( [

3 9 2 3 5 9 2

3 2 2 3 2 9 3 10

3 5 9 2

9 3

gs ds m gs ds

gs gs

m gs m ds m ds

gs ds

gs ds

m in

in in

g C C g

g g C

C j g C

g g g g

C g g C

j g g i

Z v

 



















 



 



27

(a)

(b)

圖 3.9. 主動電感的等效電路

另外，主動電感的簡化等效電路亦可表示成如圖 3.9(b)，其輸入阻抗如下式:

)

1

( 1  

^

 

_{p p}

s eff

in

j C G

R L

Z j 



或 1 ( _{s p} ² _{eff p}) ( _{eff p s p})

eff s

in

R G L C j L G R C

L j Z R









 







比較 Zⁱⁿ的兩種表示式，可求得簡化等效電路的參數如下：

Zin Zin

10

3 9 3

9 2

3 2

9 3

3 2

3 5 9 2

) (

2

) (

) (

2

] ) / 1

( [

2

ds p

gs ds m

ds m p

m m

ds m s

m m

gs ds

gs eff

g G

g C g

g C g

g g

g R g

g g

C g g L C





 

 



 

表 3.2 小訊號等效電路相關元件參數 等效電路相關元件參數 數值 單位

2

g m

^{0.037 S}

3

g m

^{0.0177 S}

9

g ds

1.85 mS

10

g ds

1.32 mS

g 5

^{0.36 mS}

NMOS

V t _,

0.59 V

PMOS

V t _,

-0.72 V

nMOS fringe

C _,

0.206 nF/m

pMOS fringe

C _,

0.183 nF/m

3 ,gs

C OX

^{0.0046 F/m}

² 2

,gs

C OX

0.00448 F/m

²

2

C gs

0.388 pF

3

C gs

0.13 pF

29

在 VC=1.2V 時，我們將小訊號等效電路中相關的各項參數整理成表格，如表 3.2。

由這些參數可以估算出簡化等效電路模型的等效電感 L^eff、寄生電容 C^p、寄生電 導 Gp以及寄生電阻 R

_s

的值，以幫助我們預估主動電感的品質因子。計算結果如 表 3.3。

表 3.3 小訊號等效電路值與 ADS 模擬值比較表 VC L

eff

C

p

R

s

Q(品質因子) 1.2V 3.7nH 0.16 pF 54 ohm 0.5 模擬 f

osc

模擬 L 模擬 R

S

模擬品質因子 1.269GHz 4.7nH 50 ohm 0.7

我們比較小訊號等效電路值與 ADS 模擬值，等效電感 L^eff誤差在 20%、寄生電導 R

_s

誤差在 8%。品質因子誤差約 30%，但均小於 1。振盪頻率的預估必頇先預估 交叉耦合對的寄生電容，得到總電容值後，再搭配等效電感值才能算出來，以我 們模擬出的振盪頻率估計，總電容值約為 4pF。

第四章

模擬結果與數據討論

4.1 模擬結果

我 們 利 用 ADS 來 設 計 與 模 擬 VCO 電 路 架 構 ， 模 擬 完 所 得 到 的 為 Pre-simulation 結果，接著經由 Layout 軟體 Laker 進行電路佈局，使用 Calibre 執 行 DRC 以及 LVS 驗證，(LVS 所需要用到的 Spice 檔是利用 Virtuso 畫出相同 Pre-simulation 的電路架構後再將其轉換成 H-spice 的 netlist)，最後再利用 PEX 將附有寄生電阻電容的電路檔轉出來，之後將其改變的參數與元件更改替換回到 ADS 的電路中，再利用 ADS 來模擬出 Post-simulation 的結果來觀察其振盪頻率、

相位雜訊的偏移量。

Pre-layout simulation 時所使用的 Hspice 的 netlist 電路檔見附錄 A.，把此 netlist 檔匯入 Laker 進行 LVS 模擬，模擬確認無誤後再反過來從 Laker 把加入寄 生效應的 netlist 檔匯出來。將此 netlist 檔重新在 ADS 中將寄生效應以附加元件 的方式加入到原來 Pre-simulation 的電路中，即可產生 Post-simulation 模擬結果。

將 Pre-layout simulation & Post-simulation 模擬結果作比較即可得到因製程寄生效 應所可能造成的性能差異。Tuning range 比較圖如圖 4.1 所示，其性能差異見表 4.1。Phase noise 比較圖如圖 4.2 所示，其性能差異見表 4.2。Output waveform 比 較圖如圖 4.3 所示。

31

表 4.1 Pre-simulation 與 Post-simulation 之 Tuning Range 比較 Pre-simulation Post-simulation Var1 (V) 0.7~1.9 0.7~1.9 Tuning Range (GHz) 0.503~1.661 0.416~1.514

Mark m1~m2 m3~m2

圖 4.1. Tuning Range (a) Pre-simulation (b) Post-simulation

表 4.2 Pre-simulation 與 Post-simulation 之 Phase Noise 比較 Pre-simulation Post-simulation

Var1 (V) 1.5 1.6

Phase Noise (dB) -102.146 -103.33

Mark m3 m1

33

圖 4.3. Output Waveform (a) Pre-simulation (b) Post-simulation

針對調整頻率，我們模擬出頻率最高與最低兩個端點的輸出訊號強度，當 VAR1(max)=1.9V，中心頻率=1.618GHz 時的模擬結果如圖 4.4，

VAR1(min)=0.7V，中心頻率=0.431GHz：時的模擬結果如圖 4.5：

圖 4.4. VAR1(max)=1.9V (a) Output Waveform (b) 輸出訊號強度

35

圖 4.5. VAR1(min)=0.7V (a) Output Waveform (b) 輸出訊號強度

經過上述的模擬之後我們可以計算出此電路整體的 Kvco 範圍：

V V MHz

V

GHz

K _VCO GHz 1025 /

7 . 0 9 . 1

431 . 0 661

.

1 



 

從 Tuning Range 的模擬圖中可以推算出線性 Kvco 範圍為 0.7~1V 之間，這段範 圍的 Kvco 則為：

V V MHz

V

GHz

K _VCO GHz 2423 . 3 /

7 . 0 1

431 . 0 158

.

1 



 

36

在進行完 post-simulation 後，為了驗證製程變異對 VCO 性能的影響，我們 另外再利用 Hspice 來模擬出 NMOS 與 PMOS 分別在 TT、SS、FF 三種情況下的 模擬結果。TT 指的是 NMOS 與 PMOS 都在標準(typical)情況下的模擬，一般第 一個字母代表 NMOS，第二個字母代表 PMOS，此狀態的模擬將是得到最優化 的結果，模擬結果如圖 4.6 所示。FF 指的是 NMOS 與 PMOS 都在電流大(fast) 情況下的模擬，模擬結果如圖 4.7 所示。SS 指的是 NMOS 與 PMOS 都在電流小 (slow)情況下的模擬，模擬結果如圖 4.8 所示。綜合性能比較結果如表 4.3 所示。

圖 4.6. TT 模擬結果

Tuning Range (GHz) Phase Noise (dBc/MHz)

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.514E91.900 m3indep(m3)=

plot_vs(freq[1], HB.vc)=4.161E80.700

m1 m1indep(m1)=

plot_vs(pnmx, noisefreq)=-103.325 vc=1.600000

1000000.000

Output Waveform

37

圖 4.7. FF 模擬結果

Tuning Range (GHz) Phase Noise (dBc/MHz)

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.442E92.000 m3indep(m3)=

plot_vs(freq[1], HB.vc)=3.734E80.700

1000000.000 -104.296 m1

m1indep(m1)=

plot_vs(pnmx, noisefreq)=-104.627 vc=1.800000

1000000.000

Output Waveform

38

Output Waveform

圖 4.8. SS 模擬結果

表 4.3 製程變異比較表

製程變異 SS TT FF

Tuning Range (GHz) 0.37~1.39 0.42~1.51 0.37~1.44 Phase Noise@1MHz

(dBc/Hz) <-104.87 < -103.33 < -104.63 Power consumption

(mW) 71.2 75 77.3

FOM -149.8 dBc@1MHz -147.5dBc@1MHz -149.1dBc@1MHz

Tuning Range (GHz) Phase Noise (dBc/MHz)

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.393E92.000 m3indep(m3)=

plot_vs(freq[1], HB.vc)=3.714E80.700

m1 m1indep(m1)=

plot_vs(pnmx, noisefreq)=-104.870 vc=1.800000

1000000.000

  _ ^





 



 

 

 





 



 mW

P f

f f

L 2 0log 10 log 1

FOM ⁰

39

4.2 輸入電壓變動的模擬結果

因為

振盪器對於輸入電源之變動影響頗大，所以在此章節我們真對輸入電壓 VCC 的變動來做 Tuning Range 以及 Phase noise 來模擬。我們將輸入電壓設定到可 使系統維持振盪的最低電壓 2.3V 來模擬此時的特性，模擬結果如圖 4.9，

圖 4.9. VCC(min)=2.3V (a)Tuning Range (b)Phase Noise

VCC 最低為 2.3V，如再低則會使得系統在調頻的最低電壓 0.7V 時無法持續振盪 此時的頻寬縮短為 0.962GHz，可調頻的電壓也縮小到 1.5V，此狀態下的相位雜 訊為-100.817dBc/Hz。

VCC 的最大值則設定為使用 3.3V 製程條件再加上 10%的電壓變漂移量來進行

模擬，模擬結果如圖 4.10，

41

VCC 電壓越高,其頻寬則會越窄模擬到 5.5V 的 VCC 時頻寬只剩下 1.114GHz 在 VCC=3.63V 時的相位雜訊為-102.557dBc/Hz

。

4.3 高低溫下的模擬結果

最後我們再將溫度這個變因加入到 ADS 的模擬中來確認溫度對此系統的影 響變化。ADS 中可以開啟各元件的參數設定，其中有一項是可以輸入此元件的 設定溫度，利用此參數設定便可以模擬出在不同溫度下系統所表現出來的效果與 波形等模擬。

在此我們對同下線時所使用的上下限溫度，分別在 0

^o

C、25

^o

C 及 100

^o

C,來 模擬其結果，溫度變異比較如表 4.4 所示，Tuning Range、Phase Noise 及 Output Waveform 的模擬結果請參照附錄 B。

表 4.4 溫度變異比較表

溫度 0

^o

C 25

^o

C 100

^o

C

Tuning Range (GHz) 0.47~1.71 0.42~1.51 0.60~1.60 Phase Noise @1MHz

(dBc/Hz)

< -102.24 < -103.33 < -101.81

Power consumption (mW)

73.1 75 78.9

FOM -147.34dBc@1MHz -147.5dBc@1MHz -145.8dBc@1Mz

4.4 Layout 設計

圖 4.11 為 VCO 電路設計的 Layout 圖，因有使用到較寬的 MOS，所以將其 摺疊為陣列式並排，輸出用的 PAD 則是由 TSMC 提供的模組中單獨將 PAD 的模 組打散取出後在此使用。

圖 4.11. 整體 Layout 佈局

43

布局的相關資料如下：

Technology：TSMC 0.35m 2P4M Chip size：0.570



0.565 mm

²

Transistor/Gate count：13Transistors Power dissipation：75 mW

Max. frequency：1.66 GHz

關於測試時的下針量測考量則如圖 4.12 所示。

圖 4.12. I/O Pad 下針量測考量

量測的 design rule，從圖中可知 pad 與 pad 之間中心到中心的距離至少需要 100um，輸入訊號 DC 與輸出 RF 訊號的 pad 距離至少要 150um，再來是 pad 邊 長最小要 50um，在這邊則是使用 100um，若 DC 與 RF 在同一排，則中心對中 心的距離要大於 200um，在角落的 pad 之間角度需要在 0~90 度。此外考慮到

電 容在高頻 bypass 上有重要的功能

，DC 輸入採用 Bias-T 的探針，故每組 DC 需要 分別為 S 與 G 的成對 Pad 來給與輸入電壓，這邊將利用下方的 GND Pad 來當提 供給所有的 DC 輸入。量測使用的儀器如圖 4.13 所示：

圖 4.13. 量測與使用的儀器

45

儀器的量測架構圖如圖 4.14 所示：

圖 4.14. VCO 性能量測架構圖

此為一般常見的量測儀器，除了設計與模擬上的偏移考量外，在外接訊號和量測 的量測線也存在著雜訊，可能會使得電路原本的特性偏移掉，因此在測量的時候 要特別注意將外部的雜訊抑制在合理的範圍內。

4.5 結果數據與討論

將使用在 L-Band 的設計與模擬結果列表如表 4.5，中心頻率落在約

1.24GHz，工作頻率為 0.42GHz~1.51GHz 可調整的頻寬約 1.09GHz，相位雜訊則 低於-103.3dBc@1MHz，晶片的面積為 0.57

 0.565 mm

²

。

表 4.5 預計規格表

應用於 L-Band 之高效能壓控型振盪器

Spec. Pre-simulation Post-simulation

f _o -- 1.27GHz 1.24GHz

RF Frequency -- 0.50~1.66GHz 0.42~1.51GHz

Supply voltage =3.3V 3.3V 3.3V

Phase Noise@1MHz <-100dBc/Hz <-102.15dBc/Hz <-103.3 dBc/Hz

Tuning Range >1GHz 1.16GHz 1.09GHz

Tuning voltage -- 0.7~2V 0.7~2V

Chip Size 0.570  0.565 mm

²

表 4.6 其他參考文獻比較

Ref Ref[1] Ref[2] This work

Process

0.18um 0.18um 0.35um

f _o

1.325~2.150GHz 1.26~2.98GHz 1.4 GHz

Tuning Range

0.825GHz 1.72GHz 1.09 GHz

Phase Noise @1MHz

-86 dBc/Hz -90 dBc/Hz -103.3 dBc/Hz

Power consumption

28mW 44mW 75mW

FOM

- 136.32 - 140.092 -147.47

Chip Area(mm ² )

--- 0.585  0.679 0.570  0.565

47

表 4.6 為本論文的 VCO 性能與其他參考文獻的比較，由比較推斷本論文的 研究在工作頻率以及功率消耗上都還有改進的空間。此電路架構雨參數在工作頻 率的部分受限於 0.35um 製程的限制而只能工作在 1.4GHz，而頻寬也與 Ref[2]

差了 1.7 倍。功率消耗大部分是被主動電感的 PMOS 以及構成交叉耦合對的 NMOS 所消耗掉，尤其是 NMOS 的寬度太寬，導致在電路的最下方還需要加入 一顆作為驅動用的 NMOS 來向下拉電流才可使整個系統正常運作，這些能量損 耗都是可以再作改善的。

第五章

結論與未來展望

因下線資格的關係，本次採用 0.35m 的製程來完成這個電路架構，接下來 會再繼續往 0.18m 製程做規格調整與改進，在此以 0.18m 的參考文獻來當比 較標準，以便接下來在規格調整與設計上有比對依據。

現今 RF 所在使用的頻率已經提高到了 4~5GHz，為了將目前 1GHz 左右的 工作頻帶提高到 5GHz，除了考慮 90nm 的 CMOS 製程，亦可使用 0.18um SiGe BiCMOS 的製程來達成。

在電路設計架構上來看，可將主動電感區塊中 PMOS 的 gate 端可在串接一 個電阻來達到提升品質因子的效果，可以使得的相位雜訊得到更好的壓抑，在交 叉耦合對的區塊中，如果能夠使用更先進的製程技術，則可將 CMOS 的寬度繼 續縮小而得到較低的功率消耗，同時也有機會可以省略掉於電路下方用來下拉電 流確保驅動的驅動 MOS，以達到省電且面積更小的好處。

49

參考文獻

[1]

Grzegorz Szczepkowski, Gerard Baldwin, Ronan Farrell, “Wideband 0.18μm CMOS VCO Using Active Inductor with Negative Resistance,” IEEE Xplore on Circuit Theory and Design, 2007. ECCTD 2007. 18th European Conference on, pp.990 - 993, May 25, 2009

[2]

Jenn-Tzey Yang, Shao-Kang Hsieh and Ping-Jung Tsai, “A Wide Tuning Range Voltage-Controlled Oscillator with Active Inductors for Bluetooth Applications,”

Proceedings of the 4th international conference on Circuits, systems and signals, pp. 39 - 42, 2010

[3]

SOON JAI YI, DONG-KEON LEE, HANG-GEUN JEONG, “A Frequency Synthesizer Using Low Voltage Active Inductor VCO with a Feedback Resistor,”

CISST'10 Proceedings of the 4th WSEAS international conference on Circuits, systems, signal and telecommunications, pp. 101 - 104, 2010

[4]

Jiangtao Xu; Saavedra, C.E.; Chen, G.; “An Active Inductor-Based VCO With Wide Tuning Range and High DC-to-RF Power Efficiency,” IEEE Transactions on Circuits and Systems II: Express Briefs, pp. 462 - 466, Aug. 2011

[5]

C H Chun, H S Choi, Q D Bui, S Y Kang, J Y Jang, U B Lee, I Y Oh, C S Park,

“Compact wideband LC VCO with active inductor harmonic filtering technique,”

Mendeley Ltd. Electrical and Electronic Engineering, Miscellaneous Papers, Electronics Letters, pp. 190 - 191, February 2011

[6]

Sang-Ki Eun, Choon Sik Cho, Jae W Lee, Jaeheung Kim, “A Low Power VCO Using Active Inductor For Low Phase Noise and Wide Tuning Range,” Mendeley Ltd. Management Science / Operations Research, Miscellaneous Papers, Science And Technology, pp. 1255 – 1258, Oct. 2009

[7]

Liang-Hung Lu, Hsieh-Hung Hsieh, Yu-Te Liao, “A Wide Tuning-Range CMOS

VCO With a Differential Tunable Active Inductor”, IEEE Transactions on MTT, VOL.54, No.9, pp. 3462 – 3468, Septembers 2006

[8]

Donhee Ham, Ali Hajimiri, “Concepts and Methods in Optimization of Integrated LC VCOs”, IEEE Journal of Solid-State Circuits, VOL.36, NO.6, pp. 896 – 909, June 2001

[9]

Ali Hajimiri, Thomas H. Lee, “A General Theory of Phase Noise in Electrical Oscillators”, IEEE Journal of Solid-State Circuits, VOL.33, NO.2, pp. 179 – 194,

February 1998

[10]

Behzad Razavi, “RF MICROELECTRONICS”, 1998

[11]

Jenn-Tzey Yang, Shao-Kang Hsieh and Ping-Jung Tsai, “A Wide Tuning Range Voltage-Controlled Oscillator with Active Inductors for Bluetooth Applications”, ISSN: 1792-4324, ISBN: 978-960-474-208-0

[12]

池保勇、余志帄、石兼學編著，”CMOS射頻集成電路分析與設計”(Analysis

and Design of CMOS RF Integrated Circuit)，北京清華大學信息科學技術學院 教材，北京清華大學出版社，一版，2006

[13]

高曜煌著，”射頻鎖相迴路IC設計”，滄海書局出版，2005

51

附錄 A.

*.EQUATION

*.SCALE METER

*.MEGA .PARAM

.GLOBAL gnd! vdd!

***.+ gnd!

***.PIN vcc!

***.+ gnd!

*.EQUIV N=NCH

*.EQUIV P=PCH

.SUBCKT AIVCO_15 var1 var2 out1 out2

*.PININFO var1:I var2:I out1:O out2:O RR5 net51 out1 2.8K $[WO]

RR0 net12 out2 2.8K $[WO]

MM13 net24 var2 gnd! gnd! NCH W=200u L=350.00n MM12 out2 out1 net24 gnd! NCH W=200u L=350.00n MM11 out1 var2 gnd! gnd! NCH W=5u L=350.00n MM10 out1 var2 gnd! gnd! NCH W=5u L=350.00n MM4 net60 var1 gnd! gnd! NCH W=7u L=350.00n MM5 out2 var2 gnd! gnd! NCH W=5u L=350.00n MM6 out2 var2 gnd! gnd! NCH W=5u L=350.00n MM7 out1 out2 net24 gnd! NCH W=200u L=350.00n MM8 vdd! net51 net63 gnd! NCH W=67u L=350.00n MM9 net63 var1 gnd! gnd! NCH W=7u L=350.00n MM3 vdd! net12 net60 gnd! NCH W=67u L=350.00n MM2 out1 net63 vdd! vdd! PCH W=170u L=350.00n MM0 out2 net60 vdd! vdd! PCH W=170u L=350.00n .ENDS

** MOSFET 元件編號與圖 3.8 相對應

52

附錄 B.

0

^o

C 的模擬結果：

Tuning Range (GHz) Phase Noise (dBc/MHz)

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.708E92.000 m3indep(m3)=

plot_vs(freq[1], HB.vc)=4.736E80.700

m1 m1indep(m1)=

plot_vs(pnmx, noisefreq)=-102.259 vc=1.500000

1000000.000

Output Waveform

53

25

^o

C 的模擬結果：

Output Waveform

Tuning Range (GHz) Phase Noise (dBc/MHz)

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.514E91.900 m3indep(m3)=

plot_vs(freq[1], HB.vc)=4.161E80.700

1000000.000 m1

m1 indep(m1)=

plot_vs(pnmx, noisefreq)=-103.325 vc=1.600000

1000000.000

54

100

^o

C 的模擬結果：

m2

m3

m2indep(m2)=

plot_vs(freq[1], HB.vc)=1.595E92.000 m3indep(m3)=

plot_vs(freq[1], HB.vc)=5.991E80.700

m1 m1indep(m1)=

plot_vs(pnmx, noisefreq)=-101.812 vc=1.500000

1000000.000

Output Waveform