中華大學

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中華大學碩士論文

利用低溫微波退火技術抑制 TiN 金屬閘極功函數偏移電性之研究

Investigation of Electrical Characteristics to Suppress the TiN Metal Gate Work Function Shift

by Low Temperature Microwave Annealing

系所別：電機工程學系碩士班學號姓名：M09801056 林聖文指導教授：賴瓊惠博士

李耀仁博士

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摘要

為了滿足國際半導體技術藍圖(ITRS)低臨界電壓範圍的需求，在45奈米技術節點以下，利用金屬閘極取代傳統多晶矽閘極的研究逐漸受到重視，其好處是可以防止多晶矽閘極高片電阻(sheet resistance)和空乏效應的發生，也沒有CMOS元件的硼穿透等問題。此外，為了防止閘極漏電流的發生，利用熱成長較厚的氧化層(約12奈米厚)可減少電子或電洞穿越閘極氧化層的可能性，使得穿隧電流可以被減少。

本論文研究的重點是利用低溫微波退火(microwave anneal)這個新穎的技術去活化氮化鈦(TiN)金屬閘極且讓平帶電壓(V_FB)的偏移，優於一般的快速熱退火(RTA)。

此技術對於使用金屬來當作閘極(gate)電極的閘極優先(gate-first)製程是很有前景的。

另一方面，探討不同比例氰氣、氮氣氣體流量所沉積出的氮化鈦金屬閘極的功函數 (work function)及片電阻。

第一部分探討 TiN(PVD)/TiN(ALD)/SiO2/Si Substrate MOS-C元件，分別經過不同參數微波與RTA退火的處理。相較於RTA，利用低溫的微波退火使得平帶電壓(V_FB) 的偏移能夠被抑制。由實驗結果知微波退火的參數在2100 W 100秒的樣品展現出平帶電壓的偏移最小。

第二部分針對不同比例的氰氣、氮氣氣體流量比所沉積出的TiN金屬閘極在二氧化矽(SiO2)的介電層上去做探討，在經過RTA退火後功函數及片電阻的變化。

利用低溫微波退火的技術來活化元件對於使用金屬來當作閘極電極的閘極優先製程是很有前途的。

關鍵字：金屬閘極，微波退火，低溫，閘極優先，功函數。

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Abstract

To meet the low threshold voltage (Vt) devices specification of International Roadmap for Semiconductors (ITRS) for the 45-nm node and beyond, metal gate electrodes have been investigated to replace the conventional poly-Si gate electrodes. The metal gate electrode can be a great benefit to the reduction of sheet resistance of polysilicon gate and the prevention of depletion effects and boron penetration issues for CMOS devices. For the improvement in gate leakage current, using a thick thermal oxide (about 12-nm thick) can reduce the possibility of the electron or hole through the gate oxide, further decreasing the tunneling current.

This thesis focuses on the use of low-temperature microwave annealing of this novel technology to activate titanium nitride (TiN) metal gate and to suppress the VFB shift compared with the rapid thermal annealing (RTA). The technique is promising for realizing gate-first process with metal gate electrodes. On the other hand, the deposition of titanium nitride metal gate with different proportions of Ar / N₂ flow rate was investigated about the work function and the sheet resistance.

The first part, TiN(PVD)/TiN(ALD)/SiO₂/Si Substrate, is studied on the different parameters of RTA and microwave annealing, respectively. Low-temperature microwave annealing can suppress flat-band voltage (V_FB) of the shift compared to the RTA. The activation of the MOS-C devices with TiN gate electrode can be obtained by microwave annealing at power of 2100W for 100s without V_FB shift.

The second part, the TiN metal gate on the silicon dioxide (SiO2) dielectric layer was

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work function change after RTA annealing. Using low-temperature microwave annealing to activate the devices with metals gate electrode is promising for realizing gate-first process.

Keywords ： metal gate, microwave annealing, low-temperature, gate-first, work function.

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誌謝

隨著論文中最後一個句點的落下，兩年的碩士研究生涯，即將邁入尾聲，一路走來，感謝所有曾經陪伴及幫助過我的人，願將此份榮耀與你們分享。

首先，感謝我的指導教授賴瓊惠老師，在研究期間的細心指導與建議甚至是生活上的關心與教誨，使我在專業上及思想上有了正確的觀念與啟發。

再者，感謝國家奈米元件實驗室李耀仁博士的照顧，不僅提供良好的研究環境，

也常不厭其煩的教導與提點學生，才得以讓學生順利完成論文。

感謝口詴委員張國明教授、羅廣禮博士與陳淮義博士百忙之中撥空審核學生論文，並提供許多寶貴意見，使得學生的論文更為完整，在此由衷的感謝。

同時也感謝實驗室的學長蔡博安、呂侑倫、莊尚勳、薛富國、林威良、陳忠慶、

張翼麟、黃國欽、穏政昌以及學姊張舒淳的幫忙以及照顧，讓我在遭遇難題時有可以請教的對象；同學張悳舜、黃俊哲、洪瑞陽、鄭竹均、張哲銘、蘇信誠、吳培綸、曾于峯、方思為、郭志軒、劉政佐、張峻維、張哲維、謝其儒、謝其驊、卓星瑋、章育豪、余俊諺，因為有你們的陪伴讓研究生活多采多姿；學弟李柏勳、夏國譯、鄒立德、

曾柏憲，感謝你們讓實驗室時常充滿歡笑；NDL-代工組范庭瑋小姐、周家如小姐、陳琇芝小姐、趙子綾小姐、林婉貞小姐、李春杏小姐、徐台鳳小姐、魏耘(木疌)小姐、

蕭明娟小姐、宋金龍先生、工程師宋柏融、羅智鴻、劉汶德、侯福居、陳柏源，因為有你們的幫忙才得以讓我能儘快完成實驗，謝謝你們。

特別感謝海山漁氱護氱宮媽祖婆、白沙屯拱天宮媽祖婆以及乾爹李大人、李府元帥和鳳范姑的幫助讓我在內心充滿徬徫不安時，提供一個心靈的避風氱。

最後謹將本文獻給我摯愛的家人及親友，感謝你們在我研究期間的支持鼓勵與體

諒，使我無後顧之憂的完成學業，願將這份榮譽和喜悅與你們共享。並特別將此榮耀獻給來不及看到我取得碩士學位的奶奶，聖文永遠愛你。

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表目錄

表 1.1 簡列出部分週期表 ... 9

表 2.1 Gate-First 和 Gate-Last 的製程差異 ... 24

表 2.2 ALD 獨特的特徵、內部真正的意義及獨特的優點 ... 24

表 3.1 RTA 和 MWA 之 Split Table ... 37

表 3.2 Ti-rich 和 N-rich所所沉沉積積出出 TTiiNN金金屬屬閘閘極極的的 Split Table ... 37

表 4.1 TiN(PVD)/TiN(ALD)/SiO2 /Sub.考慮量子效應模擬程式所萃取出來的參數 58 表 4.2 Ti-rich 和 N-rich 考慮量子效應模擬程式所萃取出來的參數 ... 68

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圖目錄

圖 1.1 半導體材料之能帶寬度與能帶大小 ... 9

圖 1.2 ITRS 2005(EDITION) technology nodes 的 Jg 與 EOT 的預測 ... 10

圖 1.3 閘極氧化層隨著 technology node 的微縮趨勢... 10

圖 1.4 直接穿隧漏電流的能帶示意圖 ...11

圖 1.5 傅勒-諾德翰穿隧漏電流的能帶示意圖 ...11

圖 1.6 陷阱輔助穿遂漏電流的能帶示意圖 ... 12

圖 1.7 NMOS 和 PMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓的能帶圖 ... 12

圖 1.8 金屬閘極的功函數 ... 13

圖 2.1 基本的 MOS 電容結構 ... 20

圖 2.2 PMOS 不同操作偏壓的狀態 ... 21

圖 2.3 氧化層電荷在氧化層內分佈位置 ... 22

圖 2.4 Theoretical ideal D it＝0 和 D it ≠0 (a)高頻和 (b)低頻 C-V 曲線 ... 22

圖 2.5 P 型基板 MOS 電容器於不同的固定氧化層電荷值於高頻下的特性 ... 23

圖 2.6 高頻 C-V 曲線(遲滯現象) ... 23

圖 2.7 利用 ALCVD 法在深寬比 35：1 的 0.17µm 微孔洞沉積 HfO₂之截面圖 ... 25

圖 2.8 RTA 和 WMA 的加熱方式 ... 25

圖 2.9 微波退火後的片電阻值 ... 26

圖 3.1 STD Clean 清理晶圓表面 ... 38

圖 3.2 成長犧牲氧化層 35 nm ... 38

圖 3.3 移除犧牲氧化層，並成長二氧化矽 12 nm ... 39

圖 3.4 為 ALD 製程順序 ... 39

圖 3.5 使用 ALD 及 PVD 沉積氮化鈦金屬閘極 ... 40

圖 3.6 定義 pattern ... 40

(11)

圖 3.7 蝕刻、剝除光阻與 RTA 與 WMA 處理 ... 41

圖 3.8 背鍍 Al-Si-Cu ... 41

圖 3.9 STD Clean 清理晶圓表面 ... 42

圖 3.10 成長犧牲氧化層 35 nm ... 42

圖 3.11 移除犧牲氧化層，並成長二氧化矽 12 nm ... 43

圖 3.12 使用 PVD 沉積氮化鈦金屬閘極 ... 43

圖 3.13 定義 pattern ... 44

圖 3.14 蝕刻、剝除光阻與 RTA 與 WMA 處理 ... 45

圖 3.15 背鍍 Al-Si-Cu ... 45

圖 3.16 電壓從反轉到累積和從累積到反轉互相掃描下之 C-V 圖 ... 46

圖 3.17 片電阻示意圖 ... 47

圖 3.18 為電阻 Layout 的示意圖 ... 47

圖 3.19 Fig.1-1 Schematic of the relationship between RC delay and feature size ... 48

圖 4.1 TiN (PVD)/TiN (ALD)/SiO₂/Sub.未退火(Control)與 RTA 退火之 C-V 圖 .... 54

圖 4.2 TiN (PVD)/TiN (ALD)/SiO2/Sub.RTA1000℃10 秒退火的遲滯曲線 ... 54

圖 4.3 TiN (PVD)/TiN (ALD)/SiO₂/Sub.未退火(Control)與微波退火之 C-V 圖 ... 55

圖 4.4 TiN (PVD)/TiN (ALD)/SiO2/Sub.微波 2100 W 100 秒退火的遲滯曲線 ... 55

圖 4.5 TiN (PVD)/TiN (ALD)/SiO₂/Sub.微波 2100 W 600 秒退火的遲滯曲線 ... 56

圖 4.6 TiN (PVD)/TiN (ALD)/SiO2/Sub.未退火(Control)與微波 2100 W 100s 做 6 次 ... 56

圖 4.7 TiN (PVD)/TiN (ALD)/SiO2/Sub.微波 2100 W 100 秒做 6 次退火的遲滯曲線 ... 57

圖 4.8 TiN (PVD)/TiN (ALD)/SiO2/Sub.未退火(Control)與退火之 C-V 圖 ... 57

圖 4.9 RTA 後 C-V 特性的均勻性 ... 58

(12)

圖 4.11 RTA 和微波退火其片電阻值的均勻性 ... 59

圖 4.12 有無 ALD TiN 緩衝層的差異之 C-V 圖 ... 60

圖 4.13 Ar/N2=1:1 的 TiN (PVD)/SiO2/Sub.結構未退火(Control)與 RTA 退火之 C-V 圖... 60

圖 4.14 為 Ar/N2=1:1 RTA1000℃10 秒退火前後功函數的變化 ... 61

圖 4.19 RTA1000℃10 秒退火前後功函數的變化(Ti-rich) ... 63

圖 4.22 Ar/N₂=1:2 的 TiN (PVD)/SiO₂/Sub.結構未退火(Control)與 RTA 退火之 C-V 圖... 65

圖 4.23 為 Ar/N₂=1:3 RTA1000℃10 秒退火前後功函數的變化 ... 65

圖 4.24 RTA1000℃10 秒退火前後功函數的變化(N-rich) ... 66

圖 4.25 Ti-rich 和 N-rich 熱退火前後的功函數變化 ... 66

圖 4.26 TiN Metal Gate 熱退火前後的功函數變化... 67

圖 4.27 Ti-rich 和 N-rich 的片電阻值 ... 67

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第一第一章章序言序言

1.1 半導體材料選擇

固態材料在常溫下依電傳導係數和電阻係數可分為三類，分別為導體、絕緣體和半導體。一般而言，傳導係數介於 10³至 10⁸S/cm、電阻係數在 10^-3Ω-cm 以下稱之為導體，傳導係數介於 10^-8至 10^-18S/cm、電阻係數在 10⁸Ω-cm 以上稱之為絕緣體，半導體的傳導係數和電阻係數則介於導體和絕緣體之間 [1.1]。

半導體大至上可分為：元素半導體以及化合物半導體兩大類，元素半導體為週期表中的第四族元素，化合物半導體則由週期表中第三族元素和第五族元素或著第二族元素和第六族元素所組合而成，表 1.1 簡列出部分週期表。

鍺和矽為基本的半導體元素。鍺是最早被用來製程第一顆電晶體的材料，但是鍺在製程及被製程之原件的效能上均顯現出其缺點：鍺的熔點僅為 937℃，使得它無法進行高溫製程；更重要的問題是鍺無法自然生成氧化物，致使其表面易出現漏電的現象。

藉著利用矽和二氧化矽之平坦化製程技術的進步，積體電路的漏電問題得以解決，晶片平坦的表面加上矽的高熔點( 1415℃ )可允許高溫的製程，且矽在地表的豐富含量，使得矽成為全世界 90%的晶圓原料 [1.2]。

藉由摻雜雜質可使半導體的傳導係數和電阻係數發生改變。隨著摻雜雜質種類的不同可分為 N 型半導體及 P 型半導體，經由電子移動而導電的為 N 型半導體，反之，經由電洞移動而導電的則為 P 型半導體。常用的摻雜方式有兩種：擴散或是離子佈植，擴散主要被利用於 1970 年之前的積體電路製造上，目前以離子佈植技術為最大宗。

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1.2 二氧化矽微縮限制

二氧化矽在半導體工業被用來當作閘極介電層已經有很長的一段時間，之所以選擇二氧化矽當做閘極介電層，因其二氧化矽有較大的能隙，如圖 1.1 所示 [1.3]，且使用二氧化矽當做閘極介電層不易有傅勒-諾德翰穿隧與缺陷輔助穿隧，故有較低的漏電流，另外二氧化矽和純矽基板有好的接觸界面，且在製程溫度上具有較佳的熱穩定等因素，這也就是為何選擇二氧化矽來當作場效元件的閘極介電層材料的原因。

當介電層材料的厚度隨著元件微縮而越來越薄(低於 20Å )，導電載子穿過位障的直接穿隧可能會發生，由於電子和電洞所看到的位障高度不同，而且電洞在氧化層中的穿隧機率比電子低，所以 NMOS 會比 PMOS 元件更早到達穿隧電流的極限，

當閘極到通道的穿隧電流等於截止狀態時源極到汲極的 subthreshold leakage (一般約為 1nA/μm ) 時，此時二氧化矽厚度的極限幾乎到來 [1.4]。

發生極限以後，因為直接穿隧電流太高所以使用 SiO2 是不可行的，如圖1.2 所示，如果繼續微縮 SiO_x-based 閘極氧化層的話，漏電流密度將會超過國際半導體所預測的藍圖 [1.5]，且隨著薄膜沉積厚度的變薄，薄膜的均勻性以及可靠度都必頇進一步去考慮。這就是為什麼縮小閘極氧化層及其厚度的速度變得越來越慢，如圖1.3 所示。

1.3 常見漏電機制

隨著元件尺寸的微縮，閘極漏電流的影響也越來越顯著，以下將介紹常見的漏電機制，分別為直接穿隧、傅勒-諾德翰穿隧以及缺陷輔助穿遂。

1.3.1 直接穿隧

直接穿隧：在傳統二氧化矽為介電氧化層，當其厚度薄至 1−2 nm 時，就會產生直接穿隧的現象而可能使元件崩潰，機制示意圖如圖1.4 所示。直接穿隧和傅勒−諾

(15)

得翰穿隧非常相似，但在機制上有其不同，為載子穿過整個氧化層到達閘極金屬的導帶形成漏電流。以下為直接穿隧的電流公式 [1.6-1.7]：

 

 



  



OX B OX OX

G dir

qV A B

A

I



² exp ¹ ¹

 

¹^.⁵ (式 1.1)

 

h B

m m A q





8

3 / 

 (式 1.2)

qh

B m ^B

3 2 8



^



³

 (式 1.3)

AG：閘極面積 VOX：氧化層電位



OX：氧化層電場



B：有效氧化層能障高度(需將電子在半導體表面的量子化考慮進去)

m

：自由電子的質量

m：電子在氧化層內有效質量

由以上公式發現，氧化層厚度的減少與漏電流密度呈指數倍率的增加，在元件持續微縮的情形之下，氧化層厚度的控制與元件的穩定度是相當重要的。

1.3.2 傅勒-諾德翰穿隧

傅勒−諾得翰穿隧：傅勒−諾得翰穿隧與直接穿隧相當地相似，皆為在氧化層厚度相當薄的時候所發生的漏電流情形，此時氧化層電位就是決定電流為直接穿隧或為傅勒−諾得翰穿隧的關鍵。圖 1.5 為 F-N 穿隧電流的能帶圖。當氧化層電位 V

ox < qχ 半導體基板電子親和力，電子將穿過整個氧化層形成直接穿隧電流；當氧化層電位 Vox ≥ qχ 時，電子會從半導體穿過三角能障，形成傅勒−諾得翰穿隧電流。傅勒−諾得 翰穿隧的電流方程式表示成下列 [1.6-1.7]：

(16)



 



 

OX OX

G FN

A B A

I



² exp



(式 1.4)

h B

m m A q





8

)

3( 

 (式 1.5)

qh

B m ^B

3 2 8



^



³

 (式 1.6)

AG：閘極面積



OX：氧化層電場



B：有效氧化層能障高度(需將電子在半導體表面的量子化考慮進去)

m

：自由電子的質量

m：電子在氧化層內有效質量

傅勒-諾得翰穿隧公式必需假設電子在氧化層內只擁有單一種有效質量且穿隧機率只考慮垂直氧化層與半導體介面層的動量。

1.3.3 缺陷輔助穿遂

缺陷輔助穿隧：使用不同材料來當作閘極介電層，因材料本身就存在一些缺陷，

所以在低電場的情形之下，少數的載子就會透過此缺陷跳躍至另一個能帶，因而造成漏電的情況。圖 1.6 為缺陷輔助穿隧的能帶圖。相較於 SiO₂而言，此缺陷在高介電係數材料中存在較多，換言之，使用高介電係數材料來當作閘極介電層，較易有缺陷輔助穿遂漏電的情形。以下為缺陷輔助穿隧電流方程式 [1.8]：

   















 

 



 

E q

E E m E

E WN EM m

J q ⁿ ^g ^T

T g

T n

TAT  3 

2 exp 4

8

3 3

2 3



(式 1.7)



2

h

 (式 1.8)

Eg：半導體的能隙 h：普朗克常數

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E：穿過空乏區的最大電場 ET^{：缺陷中心的能量}



mn：電子在傳導帶的有效質量 NT：電子佔領缺陷的密度

M：矩陣元素(和潛在的缺陷有關)

1.4 金屬閘極的研究

當閘極氧化層縮小至一定的極限，多晶矽閘極和介電層間的空乏效應將使電容值受到明顯的影響，因此考慮一個替代性的閘電極是必頇的。金屬閘極之所以取代傳統的多晶矽閘極主要有以下幾點因素 [1.9]：

(1) 多晶矽閘極的空乏效應 (2) 多晶矽閘極有較高的片電阻

(3) 對 CMOS 元件而言，多晶矽閘極會有硼穿透的現象 (4) 費米能階釘扎效應，如果使用 high-k 來當作閘極介電層

然而金屬閘極的研究將面臨許多挑戰，傳統多晶矽閘極的優點是利用的摻雜技術可以很容易的獲得我們所想要的閘極， P 型或 N 型閘極，但使用金屬來當作閘極必頇考慮以下幾點因素 [1.10]：

(1) 材料本身的成本 (2) 材料本身的功函數 (3) 材料本身的相容性 (4) 材料本身的熱穩定性 (5) 材料本身蝕刻的難易度 (6) 材料本身是否容易與氧反應

(18)

1.5 可替代的金屬閘極

金屬閘極的替代必頇取決於材料本身的功函數，圖1.7 為 NMOS 和 PMOS 元件使用 mid-gap 和 dual-metal gates 時臨界電壓的能帶圖，與高摻雜的多晶矽閘極相較之下，一個 mid-gap 功函數的金屬閘極會使臨界電壓變大(約0.5V)，如果利用減少通道摻雜( channel doping )來獲取適當低的臨界電壓的話，通道摻雜( channel doping ) 太低會導致短通道效應無法控制，因此需要功函數接近 Ec 和 Ev 的不同金屬閘極 [1.11]。

以下簡列出一些材料的功函數，接近 4 eV 的 NMOS 金屬閘極材料，例如 Al、

Ta、Mo、Zr、Hf、V 和 Ti；接近 5 eV 的 PMOS 金屬閘極材料，例如 Co、Pd、

Ni、Re、Ir、Ru 和 Pt，圖1.8 為顯示在矽的能隙中的金屬功函數。此外，也有一些傳導性的金屬氧化物，像是 In₂O₃、SnO₂、OsO₂、RuO₂、IrO₂、ZnO、MoO₂和 ReO₂，及一些傳導性金屬氮化物，例如WNx、TiNx、MoNx、TaNx 和 TaSixNy [1.4]。

在眾多的金屬材料之中，使用 TiN 這個材料來當作金屬閘極在最近被廣泛的研究，主要是由於它的化學惰性、低電阻率以及能和傳統的製程相容等因素 [1.10]。

1.6 最近金屬閘電極的研究

先前提到過使用金屬來當作閘極電極，材料本身的功函數是需要被考慮的，而 mid-gap 金屬閘極有一個很重要的優點，因為它的費米能階( Fermi level )與矽的傳導帶( conduction band )和價帶( valences band )具有相同的能帶差，所以對於 NMOS 和 PMOS 而言可以提供一個對稱的 Vt 值，由於只要求一道光罩和一個電極，所以可以使 CMOS 製程變為更簡單。

然而，對於縮小的 CMOS 元件而言，由於矽的 bandgap 被固定在 1.1 eV 所以 mid-gap 金屬存在一個主要的缺點，就是任何做在矽上的 mid-gap 金屬其臨界電壓對於 NMOS 和 PMOS 都將是 0.5 V，在 0.13 μm 以後的CMOS技術都希望供給電

(19)

壓小於 1 V，一個 0.5 V 的臨界電壓將會太大，這會導致元件不容易打開( turn on )，如果為了要將臨界電壓減低而把 doping 濃度減少，這會導致短通道效應越來越惡化，因此理想情況是需要兩個不同功函數的金屬： NMOS 的金屬功函數為 4 eV，PMOS的金屬功函數為 5 eV，這可在不惡化短通道效應下有效的減少臨界電壓 [1.4]。

1.7 研究微波退火的動機

為了為了滿滿足足國國際際半半導導體體技技術術藍藍圖圖(( 22000099 ))所所預預測測的的目目標標，至 2015 年，金氧半場效電晶體( MOSFETs )的閘極長度( gate length )將縮減至 17 nm [1.12]，有一些挑戰是必頇去克服的。對於先進的元件製程而言，將將源極和汲極的摻雜區域活化且接接面面深深度度必必頇頇小

小於於 7.7.33 nnmm 去減去減少少短短通通道道效效應應的的發發生生；然然而而接面深度的減少，接觸電阻的增大將導致功率的損耗增加，如何去解決將是一個重要的課題。

高溫熱退火之所以被廣泛的研究，是因為它不僅可以去活化離子佈植的摻雜也可以修復因離子佈植所造成的晶格損傷，減少接面的漏電流，同時也可以使接面和接觸電阻降低。此外，等效氧化層厚度與漏電流的降低，對於奈米等級的電晶體元件而言是相當重要的；使用 high-k / metal gate 這種方式來當作閘極的堆疊，在通道長度低於 45 nm 以下被應用。

為了為了活活化化源極和汲極的摻雜，高溫熱退火是必經的製程，然而大部分金屬材料的閘極電極在經過高溫的製程之後，它們的功函數將會產生偏移，從 band-edge 跑至 mid-gap ，因此 gate-last 的製程方法被提出應用在 high-k / metal gate 的堆疊，使得通道長度 45 nm 以下可以再繼續微縮 [1.13]。然而， gate-last 的製程步驟相當的繁雜，必頇先沉積一層 dummy polysilicon 的閘極電極，經過高溫熱退火活化源極和汲極後，再把 dummy polysilicon 的閘極電極移除，最後再將金屬閘極電極給沉積上去 [1.14-1.15]。 Gate-last 繁雜的製程步驟對於設計規則( design rules )和製程窗( process

(20)

( Contact Etch Stop Layer，CESL )或表面黏著技術( Surface Mount Technology，SMT ) 無法使用。

由於微波退火使用的溫度較低，因此微波退火將有潛力去解決這些問題，像是淺接面的需求以及在經過退火之後功函數不會漂移；微波退火技術，不僅利用低溫就可以活化摻雜，同時也可以抑制因為高溫所造成的擴散現象 [1.17]。

1.8 論文架構

第一章討論元件持續縮小之下所面臨各種問題和至目前為止金屬閘極的研究以及使用微波退火的動機。

第二章將介紹一些基本的理論，以及將本論文所用到的關鍵製程與原理作進一步的說明。

第三章將針對本論文元件的製程方式和量測方法做一個詳細介紹。

第四章為討論 TiN 閘極電極搭配 SiO2 介電層之電容結構，探討在 RTA 退火與微波退火後的電子特性以及改變Ar / N₂氣體流量比例所沉積出的 TiN 金屬閘極，

在經過熱退火後其電性的變化。

第五章為結論，總結上述的結果與未來展望。

(21)

表 1.1 簡列出部分週期表

第二族 第三族 第四族 第五族 第六族

Be B C N O

Mg Al Si P S

Ca Ga Ge As Se

Sr In Sn Sb Te

Ba Tl Pb Bi Po

Ra

圖 1.1 半導體材料之能帶寬度與能帶大小[1.3]

(22)

圖 1.2 ITRS 2005(EDITION) technology nodes 的 Jg 與 EOT 的預測。超過圖中指出的交叉點後，若繼續使用 oxynitride 當作閘極氧化層的話，漏電流

將會超過極限[1.5]

圖 1.3 閘極氧化層隨著 technology node 的微縮趨勢[1.4]

(23)

圖 1.4 直接穿隧漏電流的能帶示意圖

圖 1.5 傅勒-諾德翰穿隧漏電流的能帶示意圖

(24)

圖 1.6 陷阱輔助穿遂漏電流的能帶示意圖

圖 1.7 NMOS 和 PMOS 元件使用 midgap 和 dual-metal gates 時臨界電壓的能帶圖 [1.11]

(25)

圖 1.8 金屬閘極的功函數[1.4]

(26)

第二章理論基礎

2.1 MOS（Metal-Oxide-Semiconductor）的結構

金屬氧化半導體是由金屬層（Metal）、氧化層（Oxide）及半導體層（Semiconductor）

依序堆疊所組合而成，可做為電容，如圖 2.1 所示，同時也是 MOSFET（MOS field effect transistor）的核心架構。早期的半導體元件，以雙載子電晶體（Bipolar Transistor）

為主要的積體電路單元元件，此元件同時利用電子與電洞兩種載子，來進行電流的傳遞，優點是速度快，但是所耗費的能量相當大，往往造成電路上排熱的困難，再加上其平面化製程較為不易，因此不適合應用在積集密度高的積體電路上。取而代之的則是 MOSFET。其中 NMOS 製作於 P 型半導體上，使用電子來傳輸電流； PMOS 則製於 N 型半導體上，主要傳輸電流的載子則為電洞。將 NMOS 及 PMOS 製作於相鄰的位置，則稱為 CMOS（complementary MOS）。由於 CMOS 元件在電路中操作時可較 NMOS 或 PMOS 為省電，因而成為現代積體電路之基本單元。 MOS 元件主要的功能為當作開關（switch）使用。如圖 2.2 所示，若以 PMOS 為例，對金屬層施加正電壓，相對半導體層將處於負偏壓態，以 N 型半導體而言，由於大部分載子為帶負電荷的電子，因此電子將會被施加的正電壓所吸引，往氧化層與半導體層界面處移動，此時稱為積聚（Accumulation）；若在金屬層施加一負電壓，則 N 型半導體層之電子會傾向於遠離氧化層與半導體層界面處，因而界面的施體（donors）

會形成離子態，造成一個帶正電的空乏區（depletion layer）；如果持續加大金屬極的負電壓，半導體能帶將被嚴重彎曲，除了形成寬闊的空乏區之外，在氧化層與半導體層界面處之一薄層半導體將由 N 型轉為 P 型，這個動作稱之為反轉（Inversion），

產生出一層以電洞為載子的薄層區。此時在 MOS 電容器兩旁的 P 型半導體區域

（為 MOSFET 的 source 及 drain ），則因為 MOS 反轉所產生的 P 型通道

（p-channel），而使得原本因 MOS 電容器相隔的兩個半導體區域，得以藉由 MOS

(27)

電容器的反轉層而相通 [2.1]。

2.2 MOS 結構中氧化層缺陷型態

在 MOS 結構中，氧化層的缺陷對於電性有其影響性， B. E. Deal 將 SiO2/Si 結構的氧化層缺陷，分成以下四種型態，分別為:

(1) 界面捕捉電荷( Interface Trapped Charge，Qit ) (2) 固定氧化層電荷( Fixed Oxide Charge，Qf ) (3) 氧化層捕捉電荷( Oxide Trapped Charge，Qot ) (4) 移動性離子電荷( Mobile Ionic Charge，Qm )

氧化層缺陷電荷的分佈如圖 2.3 所示 [2.2]，以下將對其形成機制及影響作進一步的介紹。

2.2.1 界面捕捉電荷( Interface Trapped Charge，Q

_it

)

界面捕捉電荷主要位於 SiO₂與 Si 的界面處，引發原因有三種:

(1) 矽晶格表面處週期性排列的中斷所造成的未飽和懸空鍵或著氧化過程所引起的缺陷

(2) 含有金屬離子的雜質

(3) 離子輻射或不完整鍵結所引發的缺陷

高頻電容值與施加的偏壓有關， Qit 並不會對高頻訊號作回應，它只會回應非常小改變的偏壓訊號( dV_G/dt )，因此 Qit 會隨著偏壓的改變，造成需要多餘的電荷補充或消耗，導致高頻 C-V 曲線產生扭曲，如圖2.4 所示 [2.3]。

解決方法：利用低溫（450℃）氫氣退火或者氫氣與氮氣混合氣體的退火使其形成中性電荷，或者選擇低阻陷 <100> 面矽晶片底材，來降低其電荷濃度。

(28)

2.2.2 固定氧化層電荷( Fixed Oxide Charge，Q

_f

)

固定氧化層電荷分佈於距離 SiO2 與 Si 界面約 25 Å 的 SiO2 內，是由於離子化的矽所形成的正電荷，形成的原因主要是由於氧化過程中或是氧化結束後的退火條件因素，矽原子未完全氧化，所造成過多的矽正離子。

固定氧化層電荷的存在會影響平帶電壓以及臨限電壓的偏移，如圖2.5 所示。以 P 型基板為例，正的固定氧化層電荷越多，平帶電壓會往負電壓方向移動，造成 VFB

向左邊偏移，進而影響對臨限電壓的估計 [2.4]。

解決方法：藉由氧化製程的調整或是退火，來減低其影響力。

2.2.3 氧化層捕捉電荷( Oxide Trapped Charge，Q

_ot

)

氧化層捕捉電荷，無特定的分佈位置，形成主要原因是離子輻射 ( Ionizing Radiation )、 FN 穿隧或著熱載子效應( Hot-Carrier )造成氧化層的缺陷捕獲通過的電子或電洞，故氧化層捕捉電荷可以是正電荷、負電荷或者電中性，且與氧化層品質有關。

藉由高頻 C-V 曲線的變化可以觀察氧化層捕捉電荷的影響性，對於一個理想的介電層而言，在量測高頻電容時，不論從聚積區電壓掃到反轉區電壓，或從反轉區掃到聚積區電壓，兩者所量出的高頻 C-V 曲線應當相互重疊。但實際上兩者所量出的曲線會有差異，如圖2.6 所示，由於初始施加的偏壓不同，捕獲電荷造成兩者有迴路的情形產生，稱為遲滯現象( Hysteresis Effect )。可藉由遲滯迴路以及兩條 C-V 曲線的平帶電壓差值來判斷氧化層捕獲電荷的型態和數量 [2.4]。

解決方法：藉由適當的退火來將電荷消除而成中性捕獲( Neutral Trap )。

2.2.4 移動性離子電荷( Mobile Ionic Charge，Q

_m

)

(29)

的來源大致上可分為以下幾種：

(1) 在清潔晶片的過程中引入鈉離子( Na⁺)或鉀離子( K⁺) (2) 在濕氧氧化過程中水氣中的氫離子( H⁺)進入氧化層中 (3) 氧化層中因缺少氧而造成的氧空位( O⁺⁺)

以上幾種正電荷在氧化層中是可以移動的，稱之為可移動的氲離電荷；其中以鈉離子( Na⁺)的污染最為明顯，不論在製程的過程中或清潔晶片過程中都容易引入鈉離子( Na⁺)的污染，由於人體本身就會不斷的散出鈉離子( Na⁺)，因此對於進入無塵空間裡的潔淨要求是必頇非常嚴格的 [2.4]。

解決方法：鈉及鉀等鹼金屬雜質，可藉由矽氧化製程時，反應氣體加入鹽酸 ( HCl ) ，來使 SiO₂ 層內的鹼金屬離子與氯離子 ( Cl^- ) 互相吸引而被中和 ( Neutralized )，但 HCl 具強腐蝕性，故採用三氯乙烷( Trichloroethane，TCA )等腐蝕性與毒性較 HCl 緩和的含氯化合物來替代 HCl，然而 TCA 會導致癌症，故目前改用 Trans L/C [2.6]。

2.3 Gate-First 和 Gate-Last 的製程差異

Gate-first 的製作方式是利用二氧化矽的介電層，再加上多晶矽的閘極電極。因 為多晶矽具有良好的熱穩定性及化學鍵結，所以幾乎能夠容許任何晶圓本身所能存活的退火條件。簡單的製作步驟，使得 gate-first 的製程備受矚目。

然而隨著製程的微縮，high-k / metal gate 的堆疊逐漸取代傳統的 SiO2 / poly-Si 的結構，由於不同金屬閘極所承受的溫度範圍不同，過高的溫度將使金屬閘極的功函數產生偏移，這將使得 gate-first 的製程遇到了瓶頸。

有鑑於此 gate-last 的製程方法被提出應用在 high-k / metal gate 的堆疊，使得通道長度 45 nm 以下可以再繼續微縮 [2.7]。然而，gate-last 繁雜的製程步驟，在製作上較為不易。像是必頇先沉積一層 dummy polysilicon 的閘極電極，在經過高溫熱退

(30)

電極給沉積上去 [2.8-2.9]。製程步驟的增加，將使成本提高，對於半導體業而言成本的增加將是不願所樂見的情況。表2.1 為 Gate-first 和 Gate-last 製程的差異。

微波退火將有潛力去解決以上這些問題，不需要經過 gate-last 繁雜的製作步驟且利用低溫就可以活化摻雜，使得在經過退火後的功函數不會產生漂移，同時也可以抑制因為高溫所造成的擴散現象。

2.4 原子層沉積法（Atomic Layer Deposition，ALD）

原子層沉積法，以前被稱為原子磊晶成長技術( Atomic Layer Epitaxy，ALE )，此構想由芬蘭科學家 Tuomo Suntola 等人提出，原先是想應用在 ZnS:Mn 以及 Al2O3

絕緣層的製造，並應用於平面顯示器上。直到 90 年代中期，科學家們才大量的重視和改進此技術。原子層沉積，由於表面反應自我限制（self-limiting）之特性，具有以下幾個優點 [2.10]:

(1) 良好的鍍膜均勻度 (2) 精確的鍍膜厚度 (3) 較低的薄膜成長溫度 (4) 幾乎 100％的階梯覆蓋能力

表 2.2 為 ALD 獨特的特徵、內部真正的意義及優點的整理 [2.11]。 ALD 已被視為奈米世代微電子元件薄膜製程的最佳方案。圖 2.7 為 IBM 公司利用 ALCVD 法在深寬比 35：1 的 0.17 µm 微孔洞沉積 HfO2 之截面圖，顯示在孔洞深處鍍膜的厚度並無變薄的趨勢，此種優異的特性隨著積體電路（ Integrated Circuit，IC ）製程微縮至奈米尺寸更顯示出其重要性。

本實驗的 TiN 金屬閘極分別使用 ALD 和 PVD 兩種不同的機台所沉積而成，使用 ALD 沉積較薄的 TiN 金屬閘極目的是為了讓 TiN 金屬閘極和底下的介電層的接觸能夠變好。

(31)

2.5 微波效應

微波( Microwave )是指波長介於紅外線和特高頻（ Ultra High Frequency，UHF ）之間的射頻電磁波，波長範圍大約在 1m 至 1mm 之間，所對應的頻率範圍是 0.3 GHz 至 300 GHz。相較於紅外線，微波具有較高的穿透性，使得微波照射在介質時更容易深入物質内部且微波的量子能量與物質相互作用時，並不會改變物質分子的内部結構，僅會改變其轉動狀態。

日常生活中所使用的微波爐，其頻率為 2.45 GHz，常有人認為微波的頻率和水的共振頻率相同，因此使水分子產生振動，而讓溫度上升。然而，實際上並非如此，

微波使用的頻率大約只有水分子共振頻率的十分之一而已，其加熱的原理是利用水分子的電偶極( Electric dipole moment )受到電場的作用，轉向電場的方向；當微波射入時電場來回變化，使得水分子的電偶極為了要轉向電場而隨著電場轉動，這樣的轉動即產生了熱量，來達到加熱的目的。

已經有相關的研究提到，利用電偶極的這種效應，將它應用在離子佈植的活化；

在矽基板上對砷( Arsenic，As )做低溫的活化處理，只需利用 300~500^oC 即可活化砷，也由於低溫的狀態使得擴散深度不會太深。傳統退火受影響的位置只有在接近表面的部分，若要影響更深的地方，則需要增加溫度，但是隨著溫度的增加會使得離子佈植後的擴散更嚴重；利用微波加熱，可以影響的部分較均勻，且不受表面距離的影響，如圖 2.8 所示 [2.13]。

在圖 2.9 中，發現利用微波退火將使其片電阻值降低，因此可知其活化效果相當好。除此之外，低溫的微波製程，相較於其他高溫製程而言，因其較低的製程溫度我們可以引進更多不耐高溫但是可以增加元件性能的材料種類。本實驗則是針對微波此特性作探討並與傳統退火相比較。

(32)

圖 2.1 基本的 MOS 電容結構[2.1]

(33)

圖 2.2 PMOS 不同操作偏壓的狀態[2.1]

(34)

圖 2.3 氧化層電荷在氧化層內分佈位置[2.2]

圖 2.4 Theoretical ideal D _it＝0 和 D_it ≠0 (a)高頻和 (b)低頻 C-V 曲線[2.3]

(35)

圖 2.5 P 型基板 MOS 電容器於不同的固定氧化層電荷值於高頻下的特性 [2.5]

圖 2.6 高頻 C-V 曲線(遲滯現象)[2.4]

(36)

表 2.1 Gate-First 和 Gate-Last 的製程差異

Gate-First Process Gate-Last Process -Isolation

-Dielectric deposition -Metal gate deposition -Poly-Silicon deposition -Poly-Si/metal etch -S/D formation

-Salicide/Contact etch stop -1st ILD deposition/polish -Contact formation

-Isolation

-Dielectric deposition

-Poly-Si gate deposition/patterning -S/D formation

-Salicide/Contact etch stop -1st ILD deposition/polish -Poly Si gate removal -Metal gate deposition -Contact formation

表 2.2 ALD 獨特的特徵、內部真正的意義及獨特的優點[2.11]

(37)

圖 2.7 利用 ALCVD 法在深寬比 35：1 的 0.17µm 微孔洞沉積 HfO₂之截面圖 [2.12]

(38)

(a)

(b)

圖 2.9 微波退火後的片電阻值(a) ■ 1×10¹⁵ B⁺ cm⁻²; ▲ 3×10¹⁵ B⁺ cm⁻² ; 和 ● 5×10¹⁵ B⁺ cm⁻² (b) ■ 1×10¹⁴ As⁺ cm⁻²; ▲ 3×10¹⁴ As⁺ cm⁻² ; ● 5×10¹⁴ As⁺ cm⁻²；和◆ 1×10¹⁵ As⁺ cm⁻²[2.14]

(39)

第三章元件製程與量測

3.1 實驗流程

本實驗主要分為兩大部份，第一部份在探討 TiN 金屬閘極在經過 RTA 退火及微波退火後其電性表現和功函數的變化，使用 ALD 及 PVD 去沉積出 TiN 金屬閘極，其中，使用 ALD 去沉積 TiN 金屬閘極的動機是想讓金屬閘極和介電層的接觸能夠變好。第二部份探討不同比例的氰氣和氮氣流量比( Ar / N2 )所沉積出來的 TiN 薄膜，在經過快速熱退火( Rapid Thermal Annealing，RTA )後功函數和片電阻的變化。

本實驗所有的製程步驟均於行政院國家科學委員會所設置的國家奈米元件實驗室

（ National Nano Device Laboratories，NDL ）內進行。

3.2 TiN(PVD)/TiN(ALD)金屬閘極搭配 SiO

₂

介電層之金氧半電容(MOS-C)的製作流程

3.2.1 晶片刻號和犧牲氧化層(sacrifice oxide)

本實驗使用 P 型六吋晶片，晶格方向 <100>，阻值為 15~20Ω-cm 的晶片，來做為基板材料。先將所有晶片以雷射刻號機( Laser Marker ) 刻號，以方便辨識晶片，

經過 SC-1 之清洗步驟( NH₄OH + DI water )去除刻號時所產生的微塵粒( particle )、

金屬離子和附著在晶片表面的有機物質 ( organicmatter )。

晶片經過標準的 STD clean 清洗程序後，開始成長犧犧牲牲氧氧化化層層( ( ssaaccrriiffiiccee ooxxiiddee ))，，使用水平爐管成長 350 Å 的 Wet Oxide ( SiO2 )作為犧犧牲牲氧氧化化層層，之後利用氫氟酸( HF )將表面的犧犧牲牲氧氧化化層層給給蝕刻掉，，該該氧氧化化層層之之生生成成和和移移除除有有助助於於產產生生一一個個

(40)

3.2.2 熱成長閘極介電層 < SiO

₂

>

晶片經過標準的 RCA clean 清洗程序後，頇再浸泡稀釋過的氫氟酸( DHF )來蝕刻在晶片表面所生成的原生氧化層( Native Oxide )，DHF 的配製比例為 HF：H2O＝

1：50，隨後送入垂直爐管內進行熱成長，成長 SiO2 的閘閘極極介介電電層層，厚厚度度為為 1212 nnmm，

如圖 3.3 所示。

3.2.3 ALD 沉積金屬閘極 < TiN >

元件的閘極氧化層( SiO2 )沉積完後，以原子層沉積( ALD )進行 TiN 金屬閘電極的堆疊，沉積此層的目的是為了讓 TiN 金屬層和底下的閘極氧化層的接觸能夠變好，類似緩衝層的作用。此金屬閘電極為 202 cycles，厚度為 10 nm。

ALCVD 是以氣相的方式成長高品質薄膜的技術，能夠達到幾乎 100％的階梯覆蓋率及精確的鍍膜厚度控制乃在於其表面反應自我限制的成長機制，其原理是以交替的方式分別通入反應氣體，藉由基材表面之飽和吸附量，達到自限制之目的。圖 3.4 為 ALD 製程順序，主要有四個步驟：

步驟一：

通入金屬原料氣體，例如 TiCl4，讓氣體以化學吸附的形式吸附在基材表面，等到基材表面吸附飽和之後，關掉氣體。

步驟二：

通入不反應的沖洗（purge）氣體，例如 Ar，將多餘的金屬原料氣體帶出反應腔體後，

關掉沖洗氣體。

步驟三：

通入成長鍍膜所需之第二種反應氣體，例如 NH3，讓氣體與吸附在基材上的金屬原料進行反應，生成金屬或金屬化合物薄膜於基材上。

(41)

步驟四：

通入沖洗（purge）氣體，把多餘的反應氣體與反應生成的副產物帶出腔體。

步驟一至步驟四為第一層金屬或金屬化合物原子層的堆積，之後只要重複步驟一到步驟四的循環就可以將薄膜沉積完成。因為薄膜是一個反應循環堆積一原子層，一層一層堆積起來的，所以只要控制反應循環的次數就可以很精準的控制鍍膜厚度，特別是在成長奈米等級的薄膜時。傳統的 PVD 和 CVD 要做到薄膜厚度的精準控制十分困難，然而使用 ALD 卻變得相對容易。

3.2.4 PVD 沉積金屬閘極 < TiN >

使用 ALD 沉積完 TiN 後，接著使用物物理理氣氣相相沉沉積積(( Physical Vapor Deposition，

PVD )來進行金屬閘電極 TiN 的堆疊， Ar 跟 N₂的比例為 1 比 1，厚厚度度為為 110000 nnmm，

使用 ALD 及 PVD 沉積氮化鈦金屬閘極，如圖 3.5 所示。

3.2.5 微影製程及蝕刻

經過微影製程的三個主要步驟，光阻塗佈、曝光、顯影，將金屬閘極定義出來，

並使用金屬乾式蝕刻機( TCP 9600 )對閘極作非等向性蝕刻以及剝除光阻動作，便完成閘極的製作，圖 3.6 所示。

3.2.6 快速熱退火( RTA )和微波退火( MWA )處理

將所沉積的 TiN 金屬閘極之電容元件，使用 RTA 和 MWA 進行退火。 RTA 在通氮氣的環境下，溫度 1000℃，時間 10 秒鐘完成； MWA 使用 2100 瓦，在不

(42)

論快速熱退火和微波退火處理對金屬閘極 TiN 的影響，並探討其電子性質，如圖 3.7 所示。表 3.1 為 RTA 和 MWA 之 Split Table。

3.3.7 背鍍 Al-Si-Cu 和 H

₂

-Sinter

為了方便量測(背電極給電壓)，晶片背鍍上一層 3000Å 的 Al-Si-Cu 金屬層，但在背鍍金屬層前晶片必頇先用 BOE (Buffer Oxide Etch) 將晶背的 Native Oxide 去除。鍍上金屬 Al-Si-Cu 後， Al-Si-Cu 和矽的接觸( Contact )會很差，會提高金屬連線的阻值。如果通入 5％H2 / 95％N2，在溫度 400℃，時間持續 30分鐘，即可填補未飽和鍵( Unsaturated Bondings )，使 Al-Si-Cu 和矽有較佳的接觸，如圖3.8 所示。

3.3 金氧半電容(MOS-C)的製作流程

3.3.1 晶片刻號和犧牲氧化層( sacrifice oxide )

本實驗使用 P 型六吋晶片，晶格方向 <100>，阻值為 15~20Ω-cm 的晶片，來做為基板材料。先將所有晶片以雷射刻號機( Laser Marker ) 刻號，以方便辨識晶片，

經過 SC-1 之清洗步驟( NH₄OH + DI water )去除刻號時所產生的微塵粒( particle )、

金屬離子和附著在晶片表面的有機物質 ( organicmatter )。

晶片經過標準的 STD clean 清洗程序後，開始成長犧犧牲牲氧氧化化層層( ( ssaaccrriiffiiccee ooxxiiddee ))，，使用水平爐管成長 350 Å 的 Wet Oxide ( SiO2 )作為犧犧牲牲氧氧化化層層，之後利用氫氟酸( HF )將表面的犧犧牲牲氧氧化化層層給給蝕刻掉，，該該氧氧化化層層之之生生成成和和移移除除有有助助於於產產生生一一個個零

零缺缺陷陷的的矽矽基基板板表表面面以以生生成成高高品品質質的的閘閘極極氧氧化化層層，如圖 3.9 及 3.10 所示。。

(43)

3.3.2 熱成長閘極介電層 < SiO

₂

>

晶片經過標準的 RCA clean 清洗程序後，頇再浸泡稀釋過的氫氟酸( DHF )來蝕刻在晶片表面所生成的原生氧化層( Native Oxide )， DHF 的配製比例為 HF：H2O

＝1：50，隨後送入垂直爐管內進行熱成長，成長 SiO2 的閘閘極極介介電電層層，厚厚度度為為 1212 nnmm，

如圖 3.11 所示。

3.3.3 PVD 沉積金屬閘極 < TiN >

Δ Ti-rich

當閘極介電層 ( SiO₂) 沉積完後，接著使用物物理理氣氣相相沉沉積積(( Physical Vapor Deposition，PVD )來進行金屬閘電極 TiN 的堆疊，厚厚度度為為 101000 nnmm，以上步驟頇連續完成。

此部份 TiTiNN 金屬閘電極的堆疊，使用不同比例的氰氣和氮氣流量比( Ar / N2 )來沉積 TiN 的薄膜，藉由調整氰氣( Ar )、固定氮氣( N₂)比例來沉積出金屬閘電極。

Δ N-rich

當閘極介電層 ( SiO₂) 沉積完後，接著使用物物理理氣氣相相沉沉積積(( Physical Vapor Deposition，PVD )來進行金屬閘電極 TiN 的堆疊，厚厚度度為為 101000 nnmm，以上步驟頇連續完成。

此部份 TiTiNN 金屬閘電極的堆疊，利用不同比例的氰氣和氮氣流量比( Ar / N2 )來沉積 TiN 的薄膜，藉由固定氰氣( Ar )、調整氮氣( N₂)比例來沉積出金屬閘電極。

表 3.2 為 Ti-rich 和 N-rich 所所沉沉積積出出TiTiNN金屬金屬閘閘極極的的 Split Table，PVD 金屬閘極的堆疊，如圖 3.12 所示。

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3.3.4 微影製程及蝕刻

經過微影製程的三個主要步驟，光阻塗佈、曝光、顯影，將金屬閘極定義出來，

如圖 3.13 所示，並使用金屬乾式蝕刻機( TCP 9600 )對閘極作非等向性蝕刻以及剝除光阻動作，便完成閘極的製作。

3.3.5 快速熱退火( RTA )處理

將不同 Ar / N2 比例所沉積的 TiN 金屬閘極之電容元件，使用 RTA 進行退火，

在通氮氣的環境下，溫度 1000℃，時間 10 秒鐘，並探討其電子性質及片電阻的變化。蝕刻、剝除光阻與 RTA 處理，如圖 3.14 所示。

3.3.6 背鍍 Al-Si-Cu 和 H

₂

-Sinter

為了方便量測(背電極給電壓)，晶片會背鍍上一層 3000Å 的 Al-Si-Cu 金屬層，

但在背鍍金屬層前晶片必頇先用 BOE (Buffer Oxide Etch) 將晶背的 Native Oxide 去除。鍍上金屬 Al-Si-Cu 後， Al-Si-Cu 和矽的接觸( Contact )會很差，會提高金屬連線的阻值。如果通入 5％H₂ / 95％N₂，在溫度 400℃，時間持續 30 分鐘，即可填補未飽和鍵( Unsaturated Bondings )，使 Al-Si-Cu 和矽有較佳的接觸，如圖3.15 所示。

3.4 金氧半電容(MOS-C)之電性量測

本實驗對電容的量測項目主要有電容電壓量測( C-V Measurement )、等效氧化層厚度( Equivalent Oxide Thickness，EOT )、平帶電壓偏移( V_FBshift ) 、電容遲滯 ( HHyysstteerreessiiss ))、功函數( Workfunction )、以及片電阻( Sheet Resistance )現象，分別在以下小節說明。

(45)

3.4.1 電容-電壓特性量測

高頻 ( 100kHz ) 電容-電壓的量測以「 HP 4284 C-V 量測系統」為量測工具，由量測結果和模擬結果相比對，可以推算出等效氧化層厚度 ( EOT )，以及平帶電壓 ( V_FB )。其中使用到的模擬程式為“ Berkeley QM C-V Simulator ” [3.2]，在考慮 quantum effect 和 gate depletion effect 下模擬出低頻 C-V 曲線，最後將模擬值和量測值做 fitting 的動作即可得到 C-V 曲線中 EOT 和 V_FB 等參數。

利用高頻 C-V 量測可以萃取出薄膜的特性，例如介電常數、 EOT 、 fixed charges 、 electron traps 和 mobile charges，也可以偵測界面特性，如界面能態密度 ( interface state density )。從 C-V 曲線中獲得的 V_FB 可以用來計算金屬閘極的功函數，反轉層電容被用來估計矽基板的摻雜濃度， C-V 曲線的 frequency dispersion 可用來說明薄膜的漏電特性，所以高頻 C-V 對於描述介電層薄膜特性上是個非常重要的技術。

3.4.2 遲滯特性量測

C-V 量測可以得到許多重要參數，如等效氧化層厚度( EOT )、平帶電壓(V_FB^)和基板摻質濃度(N_sub)。另外，正負電壓來回掃描的 C-V 量測可得到遲滯( Hysteresis ) 特性，利用來回掃描所得到 V_FB shift 來監測捕捉電荷( trapped charge )的數量。下列式子為平帶電壓的表示式，從中可決定 trapped charge 的數量：

OX O m s

FB C

V   Q (式 3.1)

其中Q_O為介電層裡的電荷所構成。由於 V_FB 也在 V_th 的表示式裡面，所以來回掃描的 C-V 量測造成的 V_FB shift 也決定了電晶體的 V_th 在此量測中所造成的改變量。

量測 trapped charge 需要給定入射電場強度(E_stress)，此電場跨在介電層兩端且用

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EOT

E_stress V^g (式 3.2)

其中 Vg為閘極偏壓， EOT 單位為公分。圖 3.16 說明了在相同詴片( sample )中不同偏壓掃描的條件會有不一樣的 V_FB shift，更加說明電場強度對此量測結果的影響。所以，在比較不同 sample 的遲滯特性時，需要將掃描條件固定，即電壓間距、

頻率和完成掃描之時間。

所以， C-V 遲滯量測可以提供定性上分析 MOS 結構中的 trapped charge，而不需要真的去了解實際電荷捕捉的情形 [3.3]。

3.4.3 萃取金屬閘極之功函數

利用V_FB對等效氧化層厚度作圖，可以獲得 _{m s} 和 Q_O 的數值，隨著 EOT 的遞減至零，氧化層中缺陷電荷的影響力也就越小，小到甚至可忽略，其中 _{m s} 除了與閘極電極材料相關之外，與氧化溫度，基材向位，表面捕獲密度及低溫退火的捕獲電荷密度有關。以下為平帶電壓公式：

OX O m s

FB C

V   Q (式 3.3)

s m m s 

 (式 3.4)

OX OX

OX t

C 



A (式 3.5)

r

OX

 



 ₀ (式 3.6) [ 氧化矽其



_r= 3.9，



₀=8.85x10^-14F/cm (真空中之介電常數) ]

VFB：平帶電壓，使半導體能帶回復水平所需外加偏壓值

m s：半導體與金屬閘極之功函數差值 QO：介電層裡的電荷，包括Q_f 、Q_m、Q_ot COX：氧化層之電容值

tOX：氧化層厚度

(47)



OX：氧化薄膜電容率 A^{：電極面積}

由此可知必頇先由不同厚度氧化層之 C-V 曲線，計算得到 V_FB，方可作圖求得 _{m s}。

3.4.4 片電阻的量測

在導體中阻礙電流流動特性稱之為電阻，電阻的單位為歐姆( ohm )，當電流流經電阻時會形成熱或光將能量消耗，根據歐姆定率：

R

IV (式 3.7)

在固定電壓之下，電阻愈高則電流愈小，反之電阻愈小，則電流愈大。因此電阻可用來度量抗拒電流的程度。

薄膜製程中電阻結構，如圖3.17 所示，影響電阻的因素有導體材料、導體長度、

截面積以及溫度，在溫度因素不變下可得電阻值公式：

A

R



l (式 3.8)



：材料的電阻係數( Resistivity )，電阻係數數值會隨材料而改變 l：導體長度

A：導體截面積，截面積可由線寬 (

w

) 與厚度 (t) 所組成因此，可將 (式 3.8) 修改成：

t w R l





 (式 3.9) 由 (式3.9) 可知電阻與電阻係數成正比與厚度成反比，在同一製程下電阻厚度相等，

則可將 (式3.9) 再修改成：

N w R

R l w

l

R t _s  _s



 



 







(式 3.10)

：定義為片電阻，單位為 ohm/square

(48)

w

l ：為正方形數量(N)

電阻值即為片電阻與正方形數量之乘積，圖 3.18 為電阻 Layout 的示意圖，從 Force Current I 給電流且令另一端 Force Current II 的 V=0， Sense Voltage I 和 Sense Voltage II 為感測電壓用且頇令 I=0 以免電流發生損耗。將 (式 3.7) 及 (式 3.10) 改寫可獲得以下兩個公式：

I V

R_tatalV¹ ² (式 3.11)



 



 w

l

R_s R^total (式 3.12)

total

R ：總電阻值 V1^、V₂^{：感測電壓}

I ：為給定的電流

w

l ：為正方形數量

Rs：片電阻，單位為 ohm/square

隨著半導體元件製程技術的快速進步，製程中金屬導線的線徑，由0.5μm 逐漸縮小到0.35μm、0.25μm、0.18μm，以至於目前的0.13μm。在元件尺寸不斷微縮以及提升元件速度的同時，電路密度也發展至多層結構。因此，電阻-電容延遲(RC delay)的現象日益明顯，進而造成整體元件時間的延遲，時間延遲對元件尺寸的關係，如圖3.19 所示。從圖中得知：隨著閘極尺寸的縮小，雖然可以降低閘極延遲，但是RC delay 會隨著元件尺寸的縮小而快速的增加，如何降低RC delay 值則成為元件微縮下之重要的課題 [3.6]。換句話說，片電阻值的增加使的總電阻變大進而使得RC delay的現象變得明顯，對於操作電壓逐漸縮小的元件而言，較大的電阻值無疑是一大阻礙。

(49)

表 3.1 RTA 和 MWA 之 Split Table

1 2 3 4 5

Oxide 12 nm V V V V V

ALD TiN 10 nm V V V V V

PVD TiN 100 nm V V V V V

Control No annealing V

RTA 1000

^o

C-10s V

2100W 100s V

MWA 2100W 600s V

**2100W 100s*6** V

Condition Samples

表 3.2 Ti-rich 和 N-rich所沉所沉積積出出TTiiNN金金屬屬閘閘極極的的 Split Table

1 2 3 4 5

Oxide 12 nm V V V V V

Ar:N2=1:1 V

Ar:N2=2:1 V

TiN:100 nm Ar:N2=3:1 V

Ar:N2=1:2 V

Ar:N2=1:3 V

RTA 1000

^o

C-10s V V V V V

Samples

Condition

(50)

圖 3.1 STD Clean 清理晶圓表面

圖 3.2 成長犧牲氧化層 35 nm

(51)

圖 3.3 移除犧牲氧化層，並成長二氧化矽 12 nm

(52)

圖 3.5 使用 ALD 及 PVD 沉積氮化鈦金屬閘極

圖 3.6 定義 pattern

(53)

圖 3.7 蝕刻、剝除光阻與 RTA 與 WMA 處理

圖 3.8 背鍍 Al-Si-Cu

(54)

圖 3.9 STD Clean 清理晶圓表面

圖 3.10 成長犧牲氧化層 35 nm

中 華 大 學

中 華 大 學 碩 士 論 文

利用低溫微波退火技術抑制 TiN 金屬閘極功函 數偏移電性之研究