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中 華 大 學

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(1)

中 華 大 學 碩 士 論 文

題目:IEEE 802.11a無線區域網路 10 位元 275MSPS 數位類比轉換器之設計

Design of a 10-Bits 275MSPS Digital to Analog Converter for IEEE 802.11a WLAN

系 所 別:電機工程學系 碩士班 學號姓名: M09301017 陳建君 指導教授: 田

誠 博士

中華民國 九十五年 七月

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(3)
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ABSTRACT

A 10-bit 275-MSPS Digital to Analog Converter Design for 802.11a WLAN

This thesis presents a 10-bit 275-MSPS 1.8-V digital to analog converter (DAC) and is implemented in TSMC 0.18μm CMOS technology. A segmented current steering architecture is used with optimized performance for speed, resolution, power consumption and area with TSMC 0.18μm process. The DAC can be operated up to 275MHz sampling frequency and the settling time is less than 3.3 ns. The differential nonlinearity ( DNL ) and integral nonlinearity ( INL ) are

±0.088 and ±0.107 least significant bits ( LSBs ), respectively. Total power dissipation is 20.56mW with 1.8-V power supply.

(6)

摘要

802.11a無線區域網路之10位元275MSPS數位類比轉 換器設計

本論文主要探討一個應用於無線區域網路之十位元 275 MSPS 數位類比轉換器的設計與分析。採用電流切換模式的架構,在TSMC 0.18μm製程下,達到速度、解析度、功率消耗與面積的最佳化。在數 位部分的設計是將八個最大位元(MSB)轉換成熱碼、二個最小位元 (LSB)使用二位元碼,以逹到較佳的差動非線性誤差(Differential nonlinearity ,DNL)與較理想的佈局面積。在類比部分,利用溫度補償 電路(Bandgap reference circuit)提供較不隨溫度變化的電壓,再利用運 算放大器穩定此電壓,此偏壓可以讓單位電流源產生穩定之電流源。

此數位類比轉換器取樣頻率為二百七十五百萬次每秒的速度,最耗時 的穩定時間為3.3ns。差動非線性誤差為0.088LSB、整體非線性誤差 為0.107LSB。在1.8-V的供應電源下,功率消耗為20.56mW。

(7)

誌謝

終於要到了可以寫誌謝的時候了,回首這兩年,可以順利的完成 此篇論文,總覺得之於人者太多,而出之於己者太少,沒有大家的幫 忙,就沒有今天的論文,故此論文獻給所有曾經幫助我、鼓勵我的人 們。

首先,要感謝的是指導教授 田慶誠博士,在田老師的指導下,

不僅讓我在專業領域上有更進一步的認識,更我了解到做研究應有的 方法與態度,在做人處事各方面也給予了正確的觀念,讓我受益匪淺。

感謝通訊實驗室范繼中、張家銓、呂黃新、曹爾亮、王昱椉、邱 俊貴、蕭淵鍊、古惠昇、陳逸軒、王永彬等學長們,在我剛進實驗室 的時候,可以引導我走向正確的道路,感謝劉家鈞學長在論文上給予 的建議,感謝彭榮禎、翁瑋廷、鐘子彬、陳信宏、黃俊源、梁章桓、

蘇士傑、朱麗君、蔡明希、徐名彥、劉政佑、郭柏宗、黃信凱、楊淑 娟、廖偉智等同學的相互扶持與砥礪,在我最艱苦的時候,都能適時 的伸出援手。感謝學弟們的幫助以及為實驗室帶來了新的氣息。

最重要的,是要感謝我的父母,可以讓我有機會且毫無負擔的情 況之下,完成了此篇論文。感謝女友孟慈,總在我低潮困頓之際,都 能給予我最大的支持與鼓勵。謹以此篇論文,獻給曾經幫助、關心過 我的人,願將來有一絲的成就與榮耀,都能與你們一起分享,在此,

再次由衷地謝謝你們!

2006,July

(8)

目錄

第一章 緒論………...1

1.1 相關研究發展………1

1.2 研究動機……….1

1.3 論文組織………2

第二章 數位類比轉換器基礎………...3

2.1 理想數位類比轉換器………3

2.2 數位類比轉換器規格………..4

2.2.1 靜態特性……….4

2.2.2 動態特性……….7

2.3 數位類比轉換器架構比較……….10

2.3.1 電阻串式………11

2.3.2 加權電阻式………12

2.3.3 R/2R 電流相加式………13

2.3.4 切換電容式………14

2.3.5 二進制加權電流源式………15

2.3.6 等電流源式………16

2.3.7 區段電流源式………17

第三章 數位類比轉換器的設計………18

3.1 概說……….18

3.2 區段電流源式數位類比轉換器……….18

3.3 偏壓電路設計……….22

3.3.1 帶差參考電路………23

3.3.2 運算放大器………27

3.3.3 運算放大器偏壓電路………30

(9)

3.6 單位電流源設計……….40

3.6.1 隨機誤差………40

3.6.2 系統誤差………41

3.6.3 電路設計考量………45

第四章 模擬與量測……….50

4.1 簡介………50

4.2 模擬結果………..50

4.3 PCB 設計……….52

4.4 測試考量………...53

4.5 量測結果……….55

第五章 結論與將來工作……….58

5.1 結論……….58

5.2 將來工作……….58

參文文獻……….60

(10)

表目錄

3.1 二進位制與等電流源數位類比轉換器之標準差比較……….18

3.2 二進位制電流源與等電流源數位類比轉換器之面積比較……….19

3.3 運算放大器在五種 corner 下的表現………..29

3.4 不匹配製程參數……….41

3.5 最佳化的開關順序模擬結果……….45

4.1 數位類比轉換器規格……….52

(11)

圖目錄

1.1 無線區域網路系統(WLAN)發射端示意圖………...2

2.1 N-bit 數位類比轉換器數位訊號處理的方塊圖………3

2.2 理想 3-bit 數位類比轉換器輸入輸出特性圖……….…4

2.3 偏移誤差……….……….5

2.4 增益誤差……….……….6

2.5 微分非線性誤差……….……….7

2.6 積分非線性誤差……….…….7

2.7 穩定時間……….…….8

2.8 上升時間與下降時間……….……….8

2.9 10-bit 非理想數位類比轉換器快速傅立葉轉換頻譜……….………. .9

2.10 電阻串式數位類比轉換器………11

2.11 加權電阻式數位類比轉換器………13

2.12 R/2R 電阻梯………. .14

2.13 R/2R 電流相加式數位類比轉換器………...14

2.14 切換電容式數位類比轉換器………... ………15

2.15 二進制加權電流源式數位類比轉換器………16

2.16 等電流源式數位類比轉換器………16

2.17 區段式數位類比轉換器的優點………17

3.1 正規化需求面積對區段化百分比……….20

3.2 TSMC0.18μm 製程下區段式最佳化……….21

3.3 總諧波失真對區段化百分比……….22

3.4 8+2 數位類比轉換器方塊圖………..22

3.5 正 TC 電壓………..23

3.6 帶差參考電路電路圖……….25

3.7 帶差參考電路對溫度變異的模擬結果……….26

(12)

3.9 偏壓電路……….27

3.10 摺疊疊接式運算放大器……….28

3.11 摺疊疊接式運算放大器,交流分析模擬結果……….28

3.12 ICMR………...………29

3.13 Output Swing………...29

3.14 電阻之電流鏡偏壓……….30

3.15 與供應電源無關之電流電路……….32

3.16 寬振幅偏壓電路……….32

3.17 寬振幅定電導偏壓電路……….33

3.18 偏壓電路尚未加入起始電路的電壓與電流……….34

3.19 偏壓電路加入起始電路的電壓與電流……….35

3.20 二進制轉溫度計碼的真值表……….36

3.21 溫度計碼解碼器……….…………36

3.22 溫度計解碼器的模擬結果……….38

3.23 (a)整體門閂電路 (b)局部門閂電路………..39

3.24 B0-B5 的延遲多於 CLK………...……..39

3.25 CLK 的延遲多於 B0-B5……….39

3.26 (a)邊緣效應(b)解決方案………...42

3.27 雙距心開關切換順序……….43

3.28 電流源四種開關順序……….44

3.29 電流源的輸出電阻……….45

3.30 單位電流源電路……….46

3.31 訊號交錯的位置等於 VDD⁄2………...…..47

3.32 訊號交錯的位置大於 VDD⁄2………...48

4.1 穩定時間模擬結果……….50

4.2 單調性模擬結果……….51

4.3 數位類比轉換器 DNL 與 INL 模擬結果………...51

4.4 DNL、INL 的量測圖………..53

4.5 DNL、INL 之測試電路板………..54

(13)

4.7 量測 SFRD 之測試電路板……….55

4.8 (a)DNL、INL 量測結果……….56

(b)DNL、INL 模擬結果……….56

4.9 (a)fin=19.6634615KHz , fs=500KHz SFDR 量測結果...57

(b) fin=199.9951172MHz , fs=250MHz SFDR 量測結果………..57

(14)

第一章 緒論

1.1 相關研究發展

由於最近無線通訊的蓬勃發展,人類對於機動性高的無線通 訊產品愈來愈倚賴。由於在大自然信號的傳輸皆為類比的形式,故需 要一個可把處理完成的數位信號轉換成類比信號傳輸至空氣中,所以 便需要符合此系統規格下的數位類比轉換器,已達成此項功能。這些 系統的規格,不外乎為高解析度、高速、低功率消耗、低面積使用,

為了達到高速的需求,一般都為使用電流式的架構,而面積、功率消 耗與解析度亦為近年來所需克服的問題,故絕大部分的人為了讓面積 與精準度做最佳化的取捨,便會採取所謂區段式的架構來完成。

1.2 研究動機

最近無線網路的發展可說是日新月異,速度的要求也越來越 高。由於傳統的傳輸方式不外乎都是用『有線』的傳輸,在建構上耗 費的成本隨著傳輸距離增加而變大,所以用無線的方式來接收或傳輸 資料將成為一股無法抵抗的趨勢,但在實際的生活環境中存在著許多 不同的雜訊,不管是大自然或是人為的雜訊,皆會影響到數位類比轉 換器的表現,研究雜訊對數位類比專換器的影響及改善之法,將為本 研究中所要呈現的重點。如圖 1.1 為無線區域網路系統(WLAN)發射 端示意圖。

(15)

圖 1.1 無線區域網路系統(WLAN)發射端示意圖

1.3 論文組織

本論文共分為五章。

第一章為緒論,簡介數位類比轉換器的相關研究發展與動機。

第二章是介紹數位類比轉換器的系統架構與規格。

第三章則是說明,本論文中電路最佳化設計與考量 第四章是數位類比轉換器的模擬與量測。

第五章為結論與未來後續的研究方向。

(16)

第二章 數位類比轉換器基礎

本章將介紹數位類比轉換器所扮演的角色,參數的規格定義與 原理以及常見的系統架構。

2.1 理想數位類比轉換器

圖2.1 N-bit 數位類比轉換器數位訊號處理方塊圖

圖 2.1 為一 N-bit 數位類比轉換器數位訊號處理的方塊圖 [1],N 定義為解析度(Resolution),b0 ~ bn 為定義為 N-bit 的數位信 號,可以2-1 式表示:

1 2

in 0 1 N

B =b 2 +b 2 +"+b 2N (2-1)

在此定義b0為最大有意義數值(MSB),bN為最小有意義數值(LSB)。

Vout為類比輸出信號,其數值大小由BBin與Vref所決定,其關係 如2-2 式。為簡化起見,在此將Vout與Vref以電壓的型態表示,但在實 際上,兩者可為電流或電荷的型態。

out ref in

V =V B (2-2)

(17)

一個N-bit的數位類比轉換器可以產生 2N個不同的類比位 階,1LSB定義為一個最小可判別的電壓,其數學式為 B

LSB refN N

V FSR

1 ≡ 2 = 2

−1 (2-3)

FSR 定義在輸入最大輸出電壓(Input Code = 11…11)與最小輸出電 壓(Input Code = 00…00)的差值。

圖 2.2 為理想 3-bit 數位類比轉換器輸入輸出特性圖,△表示為一個 LSB 的值。

圖2.2 理想 3-bit 數位類比轉換器輸入輸出特性圖

2.2 數位類比轉換器規格

本節將介紹數位類比轉換器的規格,通常可分為靜態特性 ( Static Performance ) 與動態特性 ( Dynamic Performance ),以下將逐 一分別介紹這些規格。

2.2.1 靜態特性

(18)

所謂靜態誤差(Static error)即是在轉換靜態(DC)訊號時,影 響轉換器輸出精確度的誤差。

主要有偏移誤差(Offset error)、增益誤差(Gain error)、微分非 線性誤差(Differential nonlinearity ,DNL)、積分非線性誤差(Integral nonlinearity ,INL),將分別介紹如下。

偏移誤差

如圖2.3 所示,偏移誤差之定義為理想上的偏移點與實際上的偏 移點之間的差。對數位類比轉換器而言,偏移點是指當數位輸入為最 小數位碼時的類比輸出值,數學式如2-4 式,單位為 LSB。此誤差若 是以相同的數量改變所有的數位碼,通常能夠藉由一個修整過程

(Trimming process)獲得補償。假使無法修整,此錯誤就是「零標 度錯誤(Zero-scale error)」。

(2-4)

圖2.3 偏移誤差 增益誤差

如圖 2.4 所示,增益誤差之定義為當偏移誤差被修正為零以後,

理想上的增益點與實際上的增益點之間的差。增益點是指當數位輸入

(19)

為最大數位碼時的類比輸出值,數學式如2-5 式。

(2-5)

圖2.4 增益誤差 微分非線性誤差

如圖 2.5 所示,微分非線性誤差定義為當移除偏移誤差與增益誤 差後,一個實際的階梯高度和理想的1 LSB 階梯高度之間最大的差 值,數學式如 2-6 式,單位為 LSB。當數位類比轉換器的微分非線性 誤差小於一個 LSB 時,便具有單調性(Monotonic),亦即類比輸出 隨著數位輸入的增加而增加。

(2-6)

(20)

圖 2.5 微分非線性誤差 積分非線性誤差

如圖 2.6 所示,積分非線性誤差定義為當移除偏移誤差與增益誤 差後,實際的轉換函數與理想直線之間最大的差值,數學式如 2-7 式,

單位為LSB。

(2-7)

圖 2.6 積分非線性誤差

2.2.2 動態特性

由於通訊系統中,輸入信號的振幅和頻率經常會快速的改變,此 時數位類比轉換器的動態特性就顯得相當重要。動態特性主要有穩定

(21)

時間(Settling time)、上升時間(Rise time)、下降時間(Fall time)、

頻譜範圍(Frequency domain)。

穩定時間

穩定時間的定義[2],如圖 2.7 所示,在從離開數位碼全為 0...

0 的錯誤帶(Error band)到穩定小於數位碼全為 1...1 的錯誤帶 所花費的時間。錯誤帶的範圍通常訂在1LSB。

圖2.7 穩定時間 上升時間與下降時間

如圖 2.8 所示,上升與下降時間定義在數位類比轉換器從 10%點 到90%點所需花費的時間。

圖2.8 上升時間與下降時間

(22)

頻譜範圍

對於應用在通訊系統的數位類比轉換器而言,頻譜範圍是最為重 要的一項規格。圖 2.9 顯示了一個數位類比轉換器快速傅立葉轉換

(Fast Fourier Transform ,FFT)頻譜,輸入為 1.1MHz 的單一頻率並 在頻譜上以「Fundamental」表示,量化誤差在頻譜上形成雜訊底(Noise floor)。以下將分別解釋在頻譜範圍中,幾個重要的參數。

圖 2.9 10-bit 非理想數位類比轉換器快速傅立葉轉換頻譜 信號雜訊比(Signal-to-noise ratio ,SNR)

定義為在奈奎斯頻率中,輸出訊號的功率與雜訊功率的比值。可以下 式表示:

signal power SNR 10log

noise power

⎛ ⎞

≡ ⎜

⎝ ⎠⎟ (2-8)

(23)

無雜訊影響動態範圍(Spurious free dynamic range ,SFDR)

定義為在奈奎斯頻率中,輸出訊號的功率與最大的諧波功率的差值。

可以下式表示:

signal power SFDR 10log

largest harmonic power

⎛ ⎞

≡ ⎜ ⎟

⎝ ⎠ (2-9)

信號雜訊失真比(Signal to noise and distortion ratio ,SNDR)

定義為在奈奎斯頻率中,輸出訊號的功率與雜訊功率、諧波功率之和 的比值。可以下式表示:

signal power SNDR 10log

noise and distortion power

⎛ ⎞

≡ ⎜ ⎟

⎝ ⎠ (2-10)

有效位元數(Effective number of bits ,ENOB)

數位類比轉換器的解析度,主要是根據有效位元數而定。由下式得到:

SNDR(dB) 1.76(dB)

ENOB 6.02(dB)

= − (2-11)

2.3 數位類比轉換器架構比較

數位類比轉換器的實現方法有很多種,大致上可分為[3]被動元 件式(Passive component)與主動元件式(Active component)。其中,

被動元件式又可細分為電阻串式(Resistor string)、加權電阻式、R/2R 電流相加式與切換電容式(Switched capacitor)。而主動元件式則可細 分為[4]二進制加權電流源式(Binary weighted current source)、[5]等 電流源式(unary current source)、[6]區段電流源式(Segmented current source),將分別介紹如下。

(24)

2.3.1 電阻串式

如圖 2.10 所示,這裡以一個 3-bit的電阻串式數位類比轉換器來 簡單說明運作原理。利用一個從Vref接到地的電阻串作電壓的切割,

以達到數位類比轉換器所需要的電壓位準。以N-bit的數位類比轉換器 來說,將需要 2N個電阻來構成電阻串。輸入的數位碼透過解碼器控 制開關的動作,以輸出想要的電壓位準,完成數位訊號轉類比訊號的 動作。

這架構的主要缺點有以下幾項:

(1)當高解析度時,2N個電阻在佈局上會佔據相當大的晶片面積。

(2)DNL 仰賴於每一個電阻的匹配程度。

(3) INL 仰賴整體電阻的匹配程度。

(4) 速度較慢,受限於τ=C × Ron × N。

C 是指電晶體開關的接面電容。

Ron為導通路徑所看到的等效電阻。

(25)

圖2.10 電阻串式數位類比轉換器

2.3.2 加權電阻式

數位類比轉換器輸入數位訊號時,輸出電壓Vo 為

n i

1 2 3 4 n

o R n R

i 1

A A A A A

V KV ( ) KV 2 A

2 4 8 16 2

=

= + + + "+ =

i (2-12)

其中

K:常數

VR:基準電壓

Ai:各bits對應的數位輸入值 ( 0 或 1 )

在此,分析圖 2.11 之電路。開關Si與參考電壓VR連接時,電阻Ri= 2i-1R,所流過的電流I1

1 R i 1R

i

V V

I = R = 2 R (2-13)

開關Si之狀態以Ai表之,Ai=1 時Si與VR連接,又Ai=0 時Si與地 線連接,流過電阻R1~R6之電流總合為

6 6

1 2 6 i i

R R i 1

i 1 i 1

1 2 6 i

A A A A A

I V ( ) V V

R R R = R = 2 R

= + +"+ =

= R

(2-14)

輸出電壓Vo

i

o f R i 1 i R i

R 1

V R I V A V A 2

2 2 R

= − = −

= −

× (2-15)

與式(2-12)同。亦即,圖 2.11 之電路為具有將數位訊號轉換成 類比訊號功能的電路。由於電阻Ri具有二進制加權功能,因此此種數

(26)

位轉類比的方式稱為加權電阻式。而這種方式以 1:2n-1為電阻比是必 要的。

圖2.11 加權電阻式數位類比轉換器

2.3.3 R/2R 電流相加式

這種方式和加權電阻式一樣可以得二進制加權電流,其優點在於 可以降低電阻比,使得電阻比只有2 並與 bits 數無關。圖 2.12 為一 R/2R 電阻梯(Resistance ladder),可得到以下關係式

6

5 6

4 5

3 4

R 2R

R 2R // R R

R R R 2R

R 2R // R R

=

= =

= + =

= =

(2-16)

進一步推導Vref與電流的關係,可得到

ref ref ref

1 2 3

V V

I , I , I

2R 4R 8R

= = = V

(2-17)

(27)

由上式可得知一R/2R電阻梯可以得到一個二進制加權電流的結果。將 此電路應用在數位類比轉換器,可得到圖 2.13。從基準電壓Vref流入 電阻網路之電流為Ir=Vref / R,因此輸出電壓Vo

N N

i r f i

o f i ref

i 1 i 1 i

b I R

V R V

2 R

= =

⎛ ⎞

= − = − ⎜⎝ ⎟⎠

b

∑ ∑

2 (2-18)

圖2.12 R/2R 電阻梯

圖2.13 R/2R電流相加式數位類比轉換器

2.3.4 切換電容式

(28)

另外一種常見的被動元件式為切換電容式數位類比轉換器,是利 用電容儲存電荷的方式來達成訊號轉換的功能,如圖 2.14 所示。這 種架構的優點在於減少了電容負載增加了速度,缺點在於電容實體佈 線不易,且晶片面積與解析度成正比,對於一個高解析度的切換電容 式數位類比轉換器而言,電容將佔據很大的面積,不符合成本效益。

圖2.14 切換電容式數位類比轉換器

2.3.5 二進制加權電流源式

二進制加權電流源式數位類比轉換器如圖 2.15 所示,藉由數位

碼(b0, b1, b2,…, bN-2, bN-1)直接控制倍數增加的加權電流源,以達到 數位訊號轉類比訊號的目的。此種轉換器的優點是做法簡單且速度 快,不需要任何的邏輯解碼電路,但缺點是各位元的電流源難以做到 良好的匹配,故無法保證輸出具有單調性,且可能會有很大的微分非 線性誤差。以 10-bit數位類比轉換器來說,最差的情形是發生在中間 碼(Middle code)轉換的時候,即 0111111111→1000000000,此時 10個開關同時在變化,BB0~B8的開關要關閉,B9B 之開關要開啟。由於 開與關的時間無法同步,所以此時產生的突波(Glitch)最大,微分 非線性誤差也最大。

(29)

圖 2.15二進制加權電流源式數位類比轉換器

2.3.6 等電流源式

圖2.16 等電流源式數位類比轉換器

等電流源式數位類比轉換器如圖 2.16 所示。在此架構中,二進

制N位元的數位碼透過解碼器解碼出 2N-1 個溫度計碼(Thermometer code)並控制著 2N-1 個電流源的開與關,而每個電流源代表一個 LSB。每當數位輸入碼依序遞增或遞減時,等電流源式數位類比轉換 器的電流源也是依序的導通或關閉一個電流源,將不會有全部的電流 源發生同時導通或截止的現象。因此,等電流源式數位類比轉換器相 較於二進制數位類比轉換器在突波與微分非線性誤差上有著較優異

(30)

的表現。在輸出的單調性方面,由於等電流源式數位類比轉換器在上 一個狀態導通的電流源與下一個狀態導通的電流源有著相關性,因此 可確保輸出的訊號具有單調性。此種架構的缺點在於需要額外的數位 解碼電路,且隨著數位輸入碼的增加,數位電路的複雜度亦隨之增 加,進而使得佈局面積變大與功率消耗增加。

2.3.7 區段電流源式

為了能同時得到上述兩項架構的優點,大多數的數位類比轉換器 採用了區段電流源式的架構。此架構是將一個數位類比轉換器分成了 兩個子數位類比轉換器。以一個 N 位元的數位類比轉換器來說,B 個位元的 LSBs 用二進制加權電流源式數位類比轉換器實現,(N-B) 個位元的MSBs 利用等電流源式數位類比轉換器實現。此架構把二進 制與等電流源式優點合而為一,如圖 2.17 所示[7]。本論文即是採用 此種架構,將在第三章做更進一步的說明。

圖 2.17 區段式數位類比轉換器的優點

(31)

第三章 數位類比轉換器的設計

3.1 概說

為了實現應用於無線通訊網路之數位類比轉換器,必需從解析 度、速度、功率消耗、晶片面積與複雜度之間,選擇一個適當的架構 從中取得平衡,並滿足靜態特性與動態特性等規格。在本章中,首先 將介紹本論文所使用的10-bit 區段電流源式架構。接著將介紹本論文 各電路區塊的設計與模擬結果。

3.2 區段電流源式數位類比轉換器

在設計高解析度之數位類比轉換器時,一般都採用區段電流源式 的架構,其基本原理是將位元分成兩個部份來做解碼,在低位元部份 採取二進位制電流源設計,在高位元部份則採取等電流源設計。

為了得到最佳化的區段化程度,首先產生 1024 個平均值為 1LSB,標準差為 σ 之等電流源,分別以二進位制數位類比轉換器與 等電流源數位類比轉換器來模擬與分析。經由數學式之推導[4],二 進位制數位類比轉換器與等電流源數位類比轉換器的微分非線性誤 差與積分非線性誤差,如表3.1 所示。

項目 二進位制數位類比轉換器 等電流源數位類比轉換器 微分非線性誤差

(

1024

)

12 × =σ 32σ σ

積分非線性誤差 0.5 1024

( )

12 × =σ 16σ 0.5 1024

( )

12 × =σ 16σ

表3.1 二進位制與等電流源數位類比轉換器之標準差比較 如表3.1 所示,就積分非線性誤差而言,不論是二進位制數位類

(32)

比轉換器或是等電流源數位類比轉換器,其結果均為相同。但是對於 微分非線性誤差而言,很顯然的在二進位制數位類比轉換器上會有較 大的微分非線性誤差。由於所需的電流源佈局面積∝1/σ2,定義Aunit

為等電流源數位類比轉換器當差動非線性誤差為 0.5LSB時的單位電 流源佈局面積,則二進位制數位類比轉換器要得到相同的微分非線性 誤差,所需要的單位電流源佈局面積將是 1024 × Aunit。當積分非線 性誤差為 0.5LSB時,則二進位制數位類比轉換器與等電流源數位類 比轉換器,所需要的單位電流源佈局面積均為256 × Aunit。綜合以上 的分析,可以得到二進位制數位類比轉換器與等電流源數位類比轉換 器和面積的關係,如表3.2 所示。

項目 二進位制數位類比轉換器 等電流源數位類比轉換器

微分非線性誤差 32σ σ

積分非線性誤差 16σ 16σ

面積

INL = 0.5LSB 256 × Aunit 256 × Aunit

面積

INL = 1LSB 64 × Aunit 64 × Aunit 面積

DNL = 0.5LSB 1024 × Aunit Aunit

表3.2 二進位制電流源與等電流源數位類比轉換器之面積比較 根據表 3.2,並加入數位電路的佈局面積考量,將全二進位制電 流源的數位類比轉換器定義成0%區段化,全等電流源的數位類比轉 換器定義成100%區段化,可得到正規化(Normalize)後的電流源需 求面積對區段化百分比之關係圖,如圖3.1 所示。圖中的橫軸代表區 段化程度,左方為 0%右方為 100%。縱軸則為正規化後的電流源需 求面積。三條水平虛線分別代表要滿足 0.5 LSB、1 LSB、2 LSB 的積

(33)

分非線性誤差時所需要的電流源面積,其中可看出不論何種型式的數 位類比轉換器,積分非線性誤差所需的面積皆相同。左上-右下的實 線為欲達到 0.5LSB 微分非線性誤差時所需要的電流源面積,可看出 若要有相同的微分非線性誤差,二進位制顯然要有較大的佈局面積。

右上-左下的實線代表數位解碼電路所需要的面積,隨著區段化的程 度增加,數位解碼電路將越來越複雜,並佔據越來越大的面積。

圖3.1 正規化需求面積對區段化百分比

然而,以上是由理論推導出來的最佳點,但從來沒有人真正的去 計算,到底隨著製程的進步,最佳點是否會改變?在此,本人用 TSMC 0.18μm 的製程,依據上述之方法,而算出該製程下區段式數位類比 轉化器的最佳點,如圖3.2 所示。

(34)

圖3.2 TSMC0.18μm 製程下區段式最佳化

圖3.3 顯示了總諧波失真(Total harmonic distortion ,THD)與區 段化百分比的關係。隨著區段化程度的減少,突波將隨之增加,因而 使得總諧波失真變大,這將會影響到電路在高頻時的表現。綜合以上

,要設計一個微分非線性誤差為0.5 LSB,積分非線性誤差為 1 LSB

,晶片面積較小且低總諧波失真的數位類比轉換器,可得到80%的最 佳化區段式程度。故本論文採用“8+2"之架構,設計一個用溫度計 解碼8 MSBs 與二進位加權 2 LSBs 的十位元數位類比轉換器,方塊 圖如圖3.4 所示。

(35)

圖3.3 總諧波失真對區段化百分比

圖 3.4 8+2 數位類比轉換器方塊圖

3.3 偏壓電路設計

偏壓電路可分為三個部份:帶差參考電路、運算放大器、運算放 大器偏壓電路。將分別介紹如下。

(36)

3.3.1 帶差參考電路

由於大部份的製程參數隨著溫度變化,因此,如果一參考電路與 溫度無關,則它通常也和製程無關。利用二個方向相反的溫度係數(

Temperature coefficients, TC)做適當的權重相加,便可以形成零TC值

,並得到一個與溫度無關的電路。例如:對二個隨溫度變動相反方向 之 電 壓 V1 和 V2 而 言 , 可 以 選 擇 A1 和 A2 使 得

, 得 到 一 參 考 電 壓 V

1 1 2 2

A × ∂V / T A∂ + × ∂V / T 0∂ = REF

VREF=A1V1+A2V2,則VREF與溫度無關。在半導體技術中,雙載子電晶 體的特性已被證明最可以提供正和負TC值,將分別解釋如下[8]。

正TC電壓:二個雙載子電晶體操作於不同的電流密度下,其基極 -射極電壓差和絕對溫度成正比。例如:圖3.4 假設二個相同的電 晶體(IS1=IS2)分別偏壓於集極電流為nI0和I0並忽略其基極電流,

BE BE1 BE2

0

T T

S1 S2

T

V V V

nI I

V ln V ln

I I

V ln n

Δ = −

= −

=

0 (3-1)

圖3.5 正TC電壓

因此,VBE之差異顯示了一個正的溫度係數,且其值與溫度或集

(37)

極電流特性無關:

VBE k T qln n

∂Δ =

∂ (3-2) 負TC電壓:雙載子電晶體之基極-射極電壓顯示了一個負 TC值。

對一個雙載子元件而言,可以寫出

BE

C S

T

I I expV

= V (3-3) 其中VT = kT/q ,k為波茲曼常數(Boltzmann constant),T代表絕 對溫度,q為基本電荷。飽和電流IS和μkTni2成比例,其中μ象徵了 少數載子之遷移率,而ni象徵了矽晶之內的本質少數載子濃度。

這些數值對於溫度之相關性可表示為 ,其中 且

,其中

m 0T

μ μ∝ m≈ − 23/

2 3 ]

i g

n ∝T exp[ E /(kT)− Eg ≈1.12eV為矽的能帶差,因此

4 m g S

I bT exp E kT

+

= (3-4)

其中b為比例因子。寫出VBE =V ln(I / I )T C S ,假設IC對溫度無關,

將VBE對T取微分,可得到

BE T C T S

S S

V V I V

T T ln I I

I T

∂ =∂ − ∂

∂ ∂ ∂ (3-5) 從(3-4)式中,可以得到

IS b(4 m)T3 mexp Eg bT4 m(exp Eg)( Eg2)

T kT k

+ +

T kT

− −

∂ = + +

∂ (3-6)

因此,

T S T g

2 T S

V I V E

(4 m) V I T T kT

∂ = + +

∂ (3-7)

(38)

3-7),可以寫出 利用式(3-5)和(

T g

2 T S

BE T S

V E

ln (4 m) V

T T I T kT

V (4 m)V E / q

T

= − + −

− + −

=

(3-8)

式(3-8)給定了在一給定溫度T時之基極-射極電壓的溫度係數值

,顯示了和VBE本身的相關性。當V 750mV

BE T C

V V I

BE ≈ 且T=300K時,

V / T 1.5mV / K

BE ∂ ≈ − 。

R1 R2

Q1 Q2 Q3

Vref

圖 3.6 帶差參考電路電路圖

電路如圖3.5。輸 值與溫度無關。

出電壓值由式3-9決定,其 Vout VBE3 I RD6 2 VBE3 2V ln nT

= + = + R (3-9)

1

R

為MOS ( TT、FF、SS、SF、FS ) BJT ( TT、FF、SS )與 -40°C至125

°C[9],結果顯示輸出電壓隨著溫度的變異範圍為 24.2 ppm/°C ~ 191.5 ppm/°C。

圖3.6 為帶差參考電路對溫度變異的模擬,模擬條件與範圍分別

(39)

圖3.7 帶差參考電路對溫度變異的模擬結果

圖3.7 為模擬有無啟動電路對於輸出電壓的影響,我們試著用一

,可以發現有加入起始電路的輸出電壓與電流,在 之後開始進

入正確工作點 、 ,反之,尚未加入啟動電路

步階電源來模擬初始電源為零,而經過一段時間才恢復正常電源電壓 85ns

( Vout=1.157V Iout=68μA)

時,其輸出電壓不正確,且輸出電流更趨近於零。

圖3.8 帶差參考電路有無加入起始電路的模擬

(40)

3.3.2 運算放大器

如圖 3.8 為一偏壓電路,從帶差參考電路輸出一個穩定的電壓 VREF進入運算放大器,藉由負回授的機制造成虛短路,則外接電阻RB 的電壓為VREF ,進而產生穩定的電壓。RB採用外接的方式,除了可以

避免Layout ,也

可以藉由改變外接電阻阻值的大小,調整輸出電流的範圍,以適應不 同系統對電流範圍的需求。

了得到較精確的電壓值與較大的相位距離,在運算放大器的部 份本論文採用摺疊疊接式( )運算放大器,其具有開 迴路增益較大與單一主極點的特性 所示,在

開迴路增益與低單位增益頻寬( )上,高開迴路

增益使得單位增益緩衝器( ,而低

電阻阻值隨製程飄移而影響輸出電流範圍的準確性外

圖3.9 偏壓電路 為

Folded cascode

,電路如圖 3.9 MOS ( TT

、FF、SS、SF、FS )下所做模擬。此運算放大器的規格,將著重在高 Unity gain bandwidth

Unity gain buffer)有較高的精確度 單位增益頻寬有助於抑制高頻雜訊使得輸出電壓更為穩定。

(41)

圖3.10 摺疊疊接式運算放大器

圖3.11 摺疊疊接式運算放大器,交流分析模擬結果

(42)

圖 3.12 ICMR

圖 3.13 Output Swing

圖 3.10 為運算放大器的 AC 分析模擬結果,表 3.3 為其他狀態

corner下的模擬結果。

Spec TT FF SS SF FS

開迴路增益 67 dB ~ 69 d 單位增益頻寬 53 MHz ~ 61 MHz

相位增益 62°~ 66°

ICMR 1.04 V ~ 1.22 V

Output Swing 0.34 V ~ 1.48 V

表 3.3運算放大器在五種 corner下的表現

若要使單位增益頻寬ωu更低,以濾除更多的雜訊,根據式 3-10

(43)

,可藉由增加外接的電容負載CL降低ωu,其中gm1為輸入差動對電晶 體的轉導。

u m1

L

g

ω = C

(3-10)

3.3.3 運算放大器偏壓電路

MOSFETs 之轉導在類比電路中決定了雜訊、小信號增益和速度

等效能參數。基於這個原因,通常使偏壓電晶體的轉導和供應電源無 關是較為理想的。

圖 3.14電阻之電流鏡偏壓

一般的電阻之電流鏡偏壓如圖3.14,無法提供與供應電源無關的 偏壓,此電路的輸出電流對VDD相當敏感,輸出電流的變化與VDD 的變化的關係為

( ) ( )

( )

2

OUT

1 1 1

W / L I VDD

R 1/ gm W / L

Δ = Δ ×

+ (3-11)

為了得到一較不敏感的答案,假設電路必須自行偏壓,則Iref必須

(44)

由Iout推導出。如圖 3.15,在忽略基體效應、有限輸出阻抗、幾何形狀 不匹配等二階效應的條件下,可推導以下關係式

GS1 GS2 D2 S

V =V +I R (3-12)

(

out

) (

out

)

out S

n ox N n ox N

2I 2I

C W / L C K W / L I R

μ = μ + (3-13)

(

out

)

out S

n ox N

2I 1

1 I

C W / L K μ

⎛ − ⎞=

⎜ ⎟

⎝ ⎠ R (3-14)

( )

2

out 2

n ox N S

2 1 1

I 1

C W / L R K μ

= × ⎛⎜ −

⎝ ⎠

⎞⎟ (3-15)

因此M1 的轉導值為

( )

m1 n ox N D1

S

2 1

g 2 C W / L I 1

R K

μ

= = ⎜⎝ − ⎠⎟ 3-16)

其值只與電阻RS以及M1、M2 的電晶體大小比例有關,而與VDD無 關,與μnCox無關。這樣轉導值對於供給電壓與溫度的變化有很小的 相依性。設計時如果令M2的尺寸為M1 的四倍,則K=4,gm1=1/RS, 可設計出轉導值大小只與電阻RS相關。由此偏壓電路提供偏壓的電晶 體皆具備固定轉導的特性。

(45)

圖 3.15與供應電源無關之電流電路

上述的電路架構雖然具有定電導的特性,但由於輸出阻抗過低,

此缺點將會使電流源容易受到通道長度調變效應的影響,一般的解決 方式都是採用串接電流鏡的架構來解決。如此一來將會使輸出端的訊 號變動範圍縮小,而解決的方法是採用寬振幅串接式電流鏡之電路,

如圖3.16所示。

圖3.16寬振幅偏壓電路

(46)

在圖 3.16中,MN1 為一個二極體連接型式的電晶體,其主要的 功能是提供MN2 偏壓。MN1 產生一個適當的偏壓來控制MN2,且 MN2 是用來增加MN3 的VGS,並將MN3 電晶體的VDS控制在飽和區 的邊緣,因此MN3 的VDS會相當的小。再利用MN2 與MN3 將電流複 製到MN4 與MN5上,由於串接電晶體的關係,使電路具有高輸出阻 抗 , 能 夠 避 免 電 流 源 受 到 通 道 長 度 調 變 效 應 的 影 響 。 因 為

(

W / L

)

MN3=

(

W / L

)

MN5

(

W / L

)

MN2 =

(

W / L

)

MN4,所以MN4會有MN2

的特性及MN5會有MN3的特性,故輸出端的訊號變動範圍較傳統的 串接式電流鏡要來的大。

圖 3.17寬振幅定電導偏壓電路

綜合以上的考量,圖 3.17 為寬振幅定電導電路,用來做為摺疊 疊接式運算放大器的偏壓電路,此種架構非常適合於低供應電壓的設 計。MN15、MN16、MN17和MP18 為Start-up電路,當寬振幅定電

(47)

導偏壓電路中沒有電流時,MN17 將會 OFF,由於 MP18 永遠保持 ON,因此會將 MN15和MN16的閘極端拉至高電位,此時電流會注 入寬振幅定電導偏壓電路,使得偏壓電路開始啟動。啟動後,MN17 也會跟著 ON,MP18 所有輸出的電流會從 MN17 流出,使得 MN15 和 MN16 的閘極端推至低電位,MN15 和 MN16 OFF 並不再影響偏 壓電路。如圖 3.18 所示,為尚未加入起始電路的輸出電壓與電流模 擬結果,可知電壓值不在正確的地方,而電流幾乎趨近於零。而在加 入起始電路後,如圖3.19 電壓與電流值在80ns之後達到穩定的正確 值。

圖3.18 偏壓電路尚未加入起始電路的電壓與電流

(48)

圖3.19 偏壓電路加入起始電路的電壓與電流

3.4 溫度計解碼器電路設計

溫度計解碼器(Thermometer decoder)主要是用來依序控制電流 源的導通與關閉,將二進位值所代表的十進位值轉換成溫度計碼。例 如:010代表十進位的 2,在溫度計碼則以0000011表示。圖3.20為 本論文所用的3轉7真值表(Truth table)。其電路圖如圖 3.21所示。

(49)

圖3.20 二進制轉溫度計碼的真值表

圖3.21 溫度計碼解碼器

電晶體尺寸的選擇,由保證邏輯閘在最壞情況的閘延遲等於基本 反相器的閘延遲所決定。以產生 D1的 NOR閘為例,對於放電而言,

最壞情況發生在僅有一 NMOS 電晶體導通,此一情況之閘延遲與反 相器相同,即每個 NMOS 的寬長比與反相器相同;對於充電而言,

最壞情況發生在三個串聯的 PMOS 電晶體均導通,此時為使串聯等

(50)

效的寬長比與反相器相同,則每個 PMOS 的寬長比必須是原來的三 倍。當電晶體串聯時所需尺寸,公式如下(3-17)

( 3-17 )

當電晶體並聯時所需尺寸,公式如下(3-18)。

(51)

( 3-18 ) 此數位電路的輸出是採取反溫度計碼型式,這與電流源矩陣的解 碼有關。圖 3.22為溫度計解碼器的模擬結果,其中B2 至 B0 為溫度 計解碼器的輸入,D7至D1為溫度計解碼器的輸出。

圖3.22 溫度計解碼器的模擬結果

3.5 門閂電路設計

圖3.23(a)和(b)分別為整體門閂電路與局部門閂電路。在電 路佈局時,從數位輸入 PAD 到解碼電路之間往往會有一段很長的距 離,由於距離的長短不同,將會造成數位信號不能同步的進入解碼電 路。門閂電路的功用就是使得數位信號能夠同步的進入解碼電路。當 數位輸入碼的延遲多於 CLK 時,整體門閂電路將不影響時脈,由局 部門閂電路達成同步,結果如圖 3.24。當 CLK 的延遲多於數位輸入 碼時,由整體門閂電路達成同步,局部門閂電路將不影響時脈,結果

如圖 3.25。圖中 B0-B5 為整體門閂電路的輸入,BA0-BA5 為整體門

(52)

閂電路的輸出並連接至局部門閂電路的輸入,BC0-BC5 則為局部門 閂電路的輸出。

(a) (b) 圖 3.23 (a)整體門閂電路 (b)局部門閂電路

圖3.24 B0-B5的延遲多於CLK 圖3.25 CLK的延遲多於B0-B5 整體門閂電路使用正緣觸發,當 CLK=0 時,電路進入保持模式

,此時電路的輸出會保持在 CLK=1時最後的位準。當 CLK=1時,電

(53)

路進入評估模式,電路的輸出會隨著輸入信號做變化。局部門閂電路 使用負緣觸發,當CLK=0 時電路進入評估模式,當CLK=1 時電路則 進入保持模式。門閂電路採用TSPC(True single phase clock)的架構

,以避免時脈飄漂移的問題。

3.6 單位電流源設計

單位電流源的設計可分為三個部份:隨機誤差(Random errors)、 系統誤差(Systematic errors)、電路設計考量。將分別介紹如下。

3.6.1 隨機誤差

對於電流式數位類比轉換器,由於積分非線性誤差主要是由電流 源的匹配程度來決定,因此常以參數 INL yield表達此一結果與數位 類比轉換器規格之間的關係。INL yield 被定義為受測晶片中,積分非 線性誤差小於 0.5LSB 與所有受測晶片的百分比值。在論文[10]中,

提出了一個靜態的模型,將數位類比轉換器的INL yield、解析度與單 位電流源相對標準差之間的關係用方程式聯結,其結果如方程式3-19 所示。

( )

N 2

I 1 I 2 C σ

+

×

INL yield C inv _ norm 0.5

2

= ⎛⎜⎝ + ⎠

⎞⎟ 3-19)

其中σ(I) / I為單位電流源的相對標準差,N為數位類比轉換器的

解析度,inv_norm 為反累積常態分佈(inverse cumulative normal distribution)。本論文以 99.7%的 INL yield為規格,可得到單位電流 源的相對標準差最多0.5%。

(54)

根據論文[11]所提出的不匹配模型,可得到單位電流源所需的最 小長寬乘積值,其結果如方程式 3-20 所示。其中 與

VT

A Aβ皆為不匹

配製程參數,其數值如表3.4所示[12],(VGS-VT)則為電流源電晶體閘 極的驅動電壓。

表 3.4 不匹配製程參數

( ) (

T

)

2 2 V

2

GS T

min 2

I

1 4A

[A ]

2 V V

WL

I

β

σ

+ −

= ⎛ ⎞

⎜ ⎟

⎝ ⎠

(3-20)

綜合以上,可得到( WL )min

17.34um2

3.6.2 系統誤差

系統誤差大致上可分為三個重點來討論,分別為邊緣效應、開關 順序、單位電流源有限的輸出電阻,這些系統的誤差都是影響 INL 的重要原因,分別介紹如下。

第一,邊緣效應( Edge effect )。邊緣效應與電源線上的壓降會對 電路的精確度產生影響,因此在佈局時需多加注意。邊緣效應發生在

(55)

電流源矩陣邊緣的電晶體,由於和電流源矩陣中的電晶體周圍環境不 一致造成電晶體不匹配,此問題可以藉由放置 dummy 來解決,如圖 3.26所示。電源線上的壓降會使得電流源輸出的電流值產生誤差,為 了得到高線性度,在佈局電源線時需增加金屬線的尺寸,以降低電源 線上的阻值。

圖3.26 (a)邊緣效應(b)解決方案

第二,電流源開關順序。由於數位類比轉換器的佈局面積較大,

電流源矩陣對於溫度與梯度的效應需要被考量,而這些非線性的誤差 可以透過特殊的開關順序來進行補償。本論文參考雙距心( double

centroid )[13]之電流源開關切換順序,切換順序如圖3.27所示,深色

部份為 dummy。但由於解碼器的關係,可以使用的開關方式僅有四

種,如圖 3.28 所示,此為四個電流矩陣的其中之ㄧ,而在這四種開 關方式中,由於Row sequence Column sequence與 Row symmetrical

Column sequence 這兩種開關順序理論上會讓開關電流較對稱,因而

讓 INL 會有較好表現,經模擬可以證實再這兩種情形下的確會最佳 的DNL 與INL,如表3.5 所示。

(56)

表3.5 最佳化的開關順序模擬結果

圖3.27 雙距心開關切換順序

(57)

圖3.28 電流源四種開關順序

第三,單位電流源有限的輸出電阻。由[14]可知,單位電流源的 輸出電阻會對INL有所影響,如方程式 3-21與圖3.29所示,故本論 文的單位電流源與開關電晶體皆採取疊接的方式,在符合電晶體所能 工作的最大電壓下,設計出最大的輸出電阻。

2 2

4

tot L

eq

I R M

INL = ro

( 3-21 )

2 2

eq M M M

ro = gm ro ro

1

I

tot full-scale的電流

M

:單位電流源的數目

ro

eq:從開關電晶體汲極端看入的阻抗

(58)

R

L:外接負載電阻

圖3.29 電流源的輸出電阻

3.6.3 電路設計考量

此單位電流源包含類比與數位電路,如圖 3.30 所示。類比電路 為不間斷的提供一穩定電流源,由疊接的電流源與開關組成,包括了 疊接的開關電晶體;數位電路負責信號的傳遞、同步與電流源的開 關,由解碼電路、反向器與高速門閂電路組成。首先,信號會先經過

由 AND-OR 閘所組成的解碼電路,去決定單位電流源的開關與否,

而高速門閂電路則使在進入開關之前能夠再同步一次,以確保開關正 確的動作。

(59)

圖3.30 單位電流源電路

而影響輸出表現最顯著的為突波的產生,因為突波會影響到數位 類比轉換器的速度與精準度,故產生突波的原因為此處討論重點,以 下幾項為一般所討論產生突波的主要來源。造成突波的原因由[15]可 知有以下幾點:

(1) 輸入訊號的不同步 (2) 電流源的關閉

(3) 電流源輸出電壓的波動 (4) 開關電晶體的關閉

(5) 數位訊號直接貫穿開關電晶體到輸出

第一,輸入訊號的不同步。由於信號經過解碼電路及反向器後,

兩路的信號延遲時間不相同,故需要同步電路讓,本論文將高速門閂 電路放置在開關之前,透過高速門閂電路達成同步。

第二,電流源的關閉。假使輸入控制信號的電壓為 VDD/2,也

(60)

就是信號上升時間與下降時間相同的那一點,使的電流源的汲源端電 壓會因為偏壓的不足而導致在該時間點電流源電晶體關閉,等到離開 該點後,電流源電晶體重新形成通道,期間須經過三級管區再到此處 使用的飽和區,此一動作不僅降低了數位類比轉換器的速度,更造成 了輸出電流的突波現象。為了解決此一缺點,在輸入信號進入開關電 晶體前,設計一對反向器使得輸入信號的電壓交錯點往上移,以避免 上述情形發生。結果如圖 3.31與圖3.32所示,當訊號交錯點在VDD

⁄ 2時,電流源輸出端電壓的變動較大,當訊號交錯點高於 VDD ⁄ 2時

,電流源輸出端電壓的變動較小。

圖3.31 訊號交錯的位置等於VDD ⁄ 2

(61)

圖3.32 訊號交錯的位置大於VDD ⁄ 2

第三,電流源輸出電壓的波動。要降低電流源輸出電壓的飄動,

可以增加在輸出端所看入的電阻值,故在設計電流源時,便使用疊接 的電流源,讓由輸出端看入的電阻值可以大大地提升。

第四,開關電晶體的關閉。縱使再第二點的輸入信號能保證讓電 流源不關閉,但假使輸入信號電壓交錯點低於開關電晶體的臨界電 壓,便會讓開關電晶體關閉,導致無法流出電流。所以在輸入信號進 入開關電晶體前,須找出適當的開關時間。故輸入信號的電壓交錯 點,要同時滿足電流源與開關電晶體,不會發生同時關閉的情形。

第五,數位訊號直接貫穿至開關電晶體到輸出。主要是由於電晶 體開關的閘源極間的寄生電容所造成,數位信號透過寄生電容耦合到 輸出端,使得輸出端在開關切換時有較大的突波。為了解決這個問 題,本論文在開關電晶體電路上再疊接一級 NMOS 電晶體來隔絕開 關電晶體的寄生電容與輸出端。當控制信號由低到高時,開關電晶體 形成通道,疊接電晶體仍保持在關閉狀態,因此從開關電晶體的汲極 到輸出端的路徑上保持開路,阻止了信號的耦合。當控制信號從高到 低時,初始仍會有部份控制信號耦合至輸出,但當疊接電晶體開始關

(62)

閉後,之後的控制信號將不會再耦合到輸出端[16]。

(63)

第四章 模擬與量測

4.1 簡介

在最後,將說明整體電路模擬的結果,與量測的考量以及實際學 長IC 的量測。

4.2 模擬結果

模擬條件,以負載電阻 50 Ω 及電容 8pF,模擬電流從全部關閉 到全部開啟所需要的時間,可得到穩定時間為 3.3ns,所以此數位類 比轉換器最快可以操作的速度為303MS/s,而此數位類比轉換器速度 為275MS/s,可以符合條件之內,模擬結果如圖 4.1 所示。

圖4.1 穩定時間模擬結果 單調性的模擬結果如下如圖4.2 所示。

(64)

圖 4.2 單調性模擬結果

本數位類比轉換器在 DNL 與 INL 的表現如圖 4.3 所示,從圖中 顯示DNL 小於±0.08 LSB,INL 小於±0.107 LSB,符合最初預定的 DNL 小於±0.5 LSB,INL 小於±1 LSB 的規格。

圖 4.3 數位類比轉換器 DNL 與 INL 模擬結果

(65)

Power Supply 1.8 V

Process TSMC 0.18μm 1P6M CMOS

Resolution 10 Bits

Conversion Rate 275 MSPS

DNL 0.088 LSB

INL 0.107 LSB

Full Scale Current 10.34 mA Settling Time 3.3 ns Power Dissipation 20.5 mW

表4.1:數位類比轉換器規格

4.3 PCB 設計

對於量測高速數位類比轉換器,在PCB 上有許多重要的考量。

4.3.1 數位輸入

對於數位的輸入,邊緣率是主要的考量,當輸入信號達到邊緣率 六分之一的波長時,便會產生傳輸線的效應,使傳輸的信號失真[17]。

4.3.2 接地

由於 DAC 是混合信號,所以在接地的考量上,應該把數位與類 比的接地給分開,以避免數位信號偶合到類比信號端,造成誤差。

4.3.3 下地電容

通常在電源進入到IC 之前,會放置四顆 bypass 電容,期許將電 源所帶來的雜訊下地,而不至於帶進 IC 內部影響效能,其值分別為 100μ、1μ、10n、100p。

(66)

4.3.4 佈局

在PCB 設計的考量上,如圖 4.11 所示,板材使用 FR4,利用 Protel 99SE 這套軟體來佈局,而走線儘量不用太長且使用直線,最多使用 四十五度走線,勿使用九十度走線,避免不必要的效應產生,在走線 的附近,加入適當距離之 via,以減少信號的互相干擾。最後,使用 雕刻機實際走線。

4.4 測試考量

在此測試學長的數位類比轉換器[18],分別測試靜態的 DNL、INL 與動態的SFDR。

首先,圖4.4 為測試 DNL、INL 所需要的量測條件,利用指撥開 關來達成電流源逐一開啟的目的,Pulse Generator 波形產生器去定義 一參考時脈,DC Power Supply 提供類比與數位的穩定電源,最後由 Multimeter 呈現量測輸出值。圖 4.5 為實際的量測電路。

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圖 4.4 DNL、INL 的量測圖

圖4.5 DNL、INL 測試電路板

圖 4.6 為測試動態 SFDR 所需要的量測環境,我們由 Pattern Generator 輸入 CLK 與 10 bits 的輸入數位碼給 DAC,同樣地,DC Power Supply 以提供電路的數位與類比電源,最後,由 Signal Analyzer 上看出此DAC 的 SFDR。圖 4.7 為實際的電路量測。

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圖4.6 SFDR 量測圖

圖 4.7 量測 SFRD 之測試電路板

在使用頻譜分析中,由於此 DAC 為雙端輸出,所以我們選擇一 個雙端轉單端的RF transformer,再由 Signal Analyzer 量測出 SFDR。

4.5 量測結果

圖4.8(a)、(b)分別為此數位類比轉換器之 DNL 與 INL 量測、模

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擬結

圖4.9(a)、(b)分別為在不同輸入信號與取樣頻率下,所得的模擬 果,量測出來的DNL 與 INL 分別是<±60.4 LSB 與<±58.3 LSB,

模擬則是<±0.15 LSB 與<±0.13 LSB。

圖4.8 (a) DNL、INL 量測結果

圖4.8 (b) DNL、INL 模擬結果

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與量測結果,量測結果經過校正後為 23.19 dB,模擬結果為 63.6 dB。

圖4.9(a) fin=19.6634615KHz , fs=500KHz SFDR 量測結果

圖 4.9(b) fin=119.9951172 MHz , fs=250 MHz SFDR 模擬結果

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第五章 結論與未來展望

5.1 結論

本論文以TSMC 0.18μm 1P6M CMOS 的製程技術實現了一個 10 位元輸入 275MSPS 的電流切換式數位類比轉換器。為了達到高速度 與高解析度,採取區段電流源式的架構,配合TSMC 0.18μm 的製程,

以等效8 位元的單位電流源式數位類比轉換器加上 2 位元的加權電流 源式數位類比轉換器,結合成 10 位元的區段電流源式數位類比轉換 器,達到在此製程與架構下數位類比轉換器的最佳化設計。在偏壓電 路已得到可讓 DNL、INL 最小之最佳偏壓點。利用帶差參考電路產 生一個與溫度變異較無關的穩定電壓源。為了維持輸入信號的同步,

在單位電流源前面加一個門拴電路。為了控制單位電流源,在單位電 流源前加入溫度計碼解器電路。單位電流源在開關電晶體前加入門閂 電路同步信號,並讓信號上升與下降時間不同,以減少突波的大小,

且電流源採取疊接組態,可讓切換時的電壓更穩定,突波也可更小。

單位電流源的開關順序,可找到一組最佳開關順序,讓 INL 可以最 佳化。DNL 與 INL 分別是 0.088 LSB 與 0.107 LSB。總功率消耗為 20.56mW。

5.2 將來工作

相信本論文需要改進的地方還有很多,以下為在研究當中覺得可 以做的更好的地方:

佈局-應配合模擬做實際佈局,已達成最佳佈局考量。

下線-由於此設計尚未做出實體電路,故需進一步下線量測,以 驗證電路最佳化的可行性。

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,避免人為的量測誤差。

量測-應建立自動化量測環境

偏壓電路-帶差參考電路可以在改進讓參考電壓與溫度更無 關,運算放大器可以讓開迴路增益更高,讓偏壓點更準確。

取樣頻率-取樣頻率仍可更高些,以符合現今的應用。

開關控制電路-找出比溫度計碼更多樣的開關方法,讓整體非線 性誤差可以更小。

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參考文獻

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