時序抖動與傳輸品質分析

中 華 大 學 碩 士 論 文

題目： 高速串列傳輸

時序抖動與傳輸品質分析

An Analysis of

Jitter And Transmission Quality in

High Speed Serial Transmission

系 所 別:電機工程學系碩士班 電子電路組 學號姓名:8801533 蔡宏志

指導教授:陳竹一 博士

中華民國 九十 年 七 月

摘要

本篇論文主要是在探討時序抖動對於高速串列傳輸電路傳 輸品質之影響。論文中將提出一個以 IEEE 1394 規格為基礎的電 路模型，運用統計分析的方法探討其分別以資料-觸發編碼傳輸 方式及傳統的資料/時脈傳輸方式傳送資料時，兩者之傳輸品質 及時序抖動容忍度之差異。

Abstract

This thesis describes an analysis of the effect of jitter and the transmission quality in high speed serial transmission circuit.

We provide a IEEE 1394 basic circuit model and use the statistic method to analyze the transmission quality and jitter tolerance under data-strobe encoding or data/clock transmission schemes.

誌謝辭

本論文能夠順利完成，要特別感謝指導老師陳竹一教授兩年 來的悉心教導與栽培。

感謝口試委員陶逸欣先生、許文俊先生、方鵬翔先生及王志 湖老師在口試期間所給予的寶貴意見與指導，使論文得以更完整 的面貌呈現。

感謝實驗室的諸位同學及學弟，在課業上的互相啟發及彼此 勉勵，尤其要感謝陳育興同學，能和你切磋學習讓我增加不少知 識也給了我許多靈感，感謝你。

感謝我兩位活潑可愛的外甥女-如瑩、外甥-弘偉，為兩年的 研究生涯增添無數歡樂，願你們平安快樂地長大。

最後感謝親友的支持與鼓勵，謹此獻上最深謝意。

蔡宏志 謹致 中華民國九十年七月

目錄

頁數

摘要………i

Abstract………...ii

誌謝………..iii

目錄………...iv

圖目錄………..vii

第一章 簡介

……….1

第二章 時序抖動介紹

………..3

2-1 時序抖動的定義………3

2-2 時序抖動的種類………4

2-2-1 Cycle-cycle jitter… … … 4

2-2-2 Period jitter………...5

2-2-3 Long-term jitter………7

2-3 時序抖動的成因………9

2-3-1 成因一………...10

2-3-1-1 Ground bounce………10

2-3-1-2 Vdd Noise………10

2-3-2 成因二………10

2-3-3 成因三……….11

2-4 減少時序抖動的方法………..11

第三章 IEEE 1394 介紹

… … … . . . 12

3-1 源由………..12

3-2 特性………..13

3-3 傳輸模式與編碼方式………..14

3-4 IEEE 1394 中的時序抖動………..15

第四章

基本定理

………16

4-1 常態分佈………..16

4-1-1 常態隨機變數及其機率密度函數………..16

4-1-2 機率密度曲線………...17

4-1-3 常態分佈重要法則-線性關係………18

第五章 傳輸品質探討

……….19

5-1 資料-觸發編碼傳輸方式─時脈上升邊緣觸發 位置(CLKR) 與資料之相對位置探討…………..19

5-1-1 電路模型……….19

5-1-2 、 、 位置推導……….20

5-1-3 資料讀取情況………..22

5-1-4 情況 2 探討… … … . . 25

5-1-5 情況 3 探討… … … . . 27

5-1-6 歸納………28

Rn n

n STROBE CLK DATA

5-2 傳統資料/時脈傳輸方式─時脈上升邊緣觸發

位置(CLKR)與資料之相對位置探討………...30

5-2-1 電路模型………...30

5-2-2 、 位置推導……….31

5-2-3 資料讀取情況………...31

5-2-4 歸納………..33

5-3 傳輸品質比較………34

5-3-1 條件設定………...34

5-3-2 條件設定下的關係式………34

5-3-3 結果討論………...38

5-4 傳送端內部時序抖動比例與傳輸品質探討………41

5-4-1 一般式推導………...41

5-4-2 結果討論………...43

第六章 結論

………45

參考資料

………...46

Rn n CLK DATA

圖目錄

頁數

圖2-1 cycle-cycle jitter………4

圖2-2 period jitter … … … 5

圖2-3 period jitter=10ns … … … . 6

圖2-4 period jitter 大於 set-up time … … … . 7

圖2-5 long-term jitter=5ns at cycle 1000 … … … 8

圖3-1 data-strobe encoding … … … .15

圖4-1 常態機率密度曲線 … … … . .17

圖5-1 IEEE 1394 實體層介面電路 … … … ..19

圖5-2 資料-觸發編碼 傳送/接收電路模型 … … … . .21

圖5-3(a) 情況 1 … … … ..23

圖5-3(b) 情況 2 … … … ..23

圖5-3(c) 情況 3………..24

圖5-3(d) 情況 4 … … … ..24

圖5-4 資料/時脈傳送方式電路模型圖………30

圖5-5 資料/時脈 位置關係圖 … … … ...32

圖5-6 最佳讀取點 … … … ..35

圖5-7 傳送端時脈時序抖動與傳輸品質關係圖 … … … ..38

圖5-8 圖 5-7 的局部放大圖 … … … ...40

圖5-9 傳送端時序抖動比例與傳輸品質關係圖 … … … . .43

第一章 簡介

影響傳輸品質的因素有很多，但是絕大部分的因素是來自於 時序的不穩定，即所謂的時序抖動。

過去由於傳輸速度慢，時脈週期較長，受時序抖動的影響較 為輕微，但隨傳輸速度越來越快，時脈的編排變得越來越緊湊，

相對的週期就越來越短，而時序抖動的影響也就越來越明顯且越 來越嚴重。

高速串列傳輸 (HSS, High Speed Serial Transmission) 無可避免的就是時序抖動的問題，為了因應各種不同應用的發 展，在高速電路上的資料傳輸可靠度必須非常高，同時也必須更 重視時序抖動對於傳輸品質之影響。

本篇論文提出一個以IEEE 1394 為架構的電路模型，分別 就資料-觸發編碼傳輸方式及傳統的資料/時脈傳輸方式，以統計 分析的方法推導出接收端資料讀取時脈上升邊緣觸發位置與資 料的關係式。

然後運用所推導出的關係式，首先探討兩種傳輸方式，傳輸 品質與時序抖動容忍度之間的關係。最後探討傳送端內部時序抖 動比例的不同對於傳輸品質之影響。

本篇論文共有六章，各章節內容分別簡述如下：

第一章 簡介

簡要說明研究動機及方法，最後介紹論文架構與內容。

第二章 時序抖動介紹

因為時序抖動對於時脈影響甚大，故此章節將簡介業界 中常用的三種時序抖動之定義、測量方法、影響、成因 及減少的方法。

第三章 IEEE 1394 介紹

本論文在探討高速串列傳輸，故以目前最熱門的 IEEE 1394 規格為探討對象。此章節將簡介其源由、特性、

傳輸模式與編碼方式。

第四章 基本定理介紹

介紹在第五章中所運用到的統計學定理。

第五章 傳輸品質探討

此章節中提出一個以 IEEE 1394 為架構的電路模型，引 入時序抖動、延遲及雜訊 …等參數，利用統計分析的方 式，探討資料-觸發編碼傳送方式及傳統資料/時脈傳送 方式之傳輸品質差異及時序抖動容忍度之差異。

第六章 結論

此章節對論文研究過程中的一些心得與結果，做簡單的 探討。

第二章 時序抖動介紹

在此章節中，將介紹業界常用的三種時序抖動之定義、測量 方法、影響、成因及減少方法。【3】

2-1 時序抖動的定義

時序抖動是一種不確定性，我們期望某個事件能夠發生在 某個特定的時間，就如同搭乘火車，我們期望每天在 8：00AM 搭上同一班火車，什麼是時序抖動：有時候火車在7：55AM 到 站，有時候在 8：16AM 到站，火車到達的時間就是一種時序抖 動現象。而時序抖動的大小就是[到達的時間]減去[預定的時 間]，所以時序抖動可以是正值(晚到)或負值(早到)。

在高速電路設計中要了解時序抖動的來源是格外的困難。但 是時序抖動到底是什麼？在一個電子電路中，定義「時序抖動是 時脈相對於理想位置的最大偏移量」。事實上，它包含了信號時 序中的不穩定性，例如：週期、頻率、相位。

廣義的時序抖動定義是「所有實際的時脈變化端相對於理想 位置的最大偏移量」。這個偏移量可以是超前或落後於理想位 置。因此，時序抖動的單位可以表示成週期的百分比或是絕對單 位，例如 ±ps。

2-2 時序抖動的種類

時 序 抖 動 在 測 量 時 可 以 分 成 三 種 ， 分 別 是 cycle-cycle jitter、period jitter 以及 long-term jitter。

2-2-1 Cycle-cycle jitter

Cycle-cycle jitter 的定義是指「兩個相鄰的 clock cycle 之間 週期的差值」。如圖2-1 所示，jitter1 與 jitter2 各是前後兩週期 之間的差值。經過若干個週期之後，最大的時序抖動差值，就是 此時脈的 cycle-cycle jitter。

圖2-1 cycle-cycle jitter

Cycle-cycle jitter 是最難測量的一種 jitter，因為時序抖動 不是週期波，沒有規律性，若只單單要抓兩個相鄰的時序抖動來 做比較，因為“稍縱即逝”，所以用來測量的儀器必須要非常準，

性能要非常好，取樣速度要快，取樣時間間隔要夠小，通常這樣 的測試儀器一臺動輒數百萬數千萬元，所以有成本上之考量。測

20ns 23ns

CCJ = - 2ns 18ns

CCJ = 5ns

量的方法是將時脈輸入測量儀器中，然後測量這一連串的時脈中 相鄰的兩個時脈，它們週期差值，其中最大的那個值就是 cycle- cycle jitter。

Cycle-cycle jitter 對於使用多個鎖相迴路(Phase Locked Loop)的 CPU 而言是一個很嚴重的問題，因為假設 CPU 中有某 一個 PLL2 的輸入參考頻率是由另一個PLL1 ^{所提供，當 PLL}1 的cycle-cycle jitter 大於 PLL2 所能接受的最大頻率變動範圍，

則 PLL2 ^{就會因為無法鎖定 PLL}1 的頻率而造成其工作之不正 常。

2-2-2 Period jitter

Peiod jitter 的定義是指「每個週期時脈變化端相對於理想 位置的最大偏移量」 。如圖 2-2 所示，一個 cycle 的上升邊緣相 對於其理想位置的大小值，稱之為時序抖動。經過無數個 cycle 後，取其最大值即為此時脈的period jitter。

圖2-2 period jitter ideal clock

0 20 40

4 25 37

PJ= 4 PJ= 5 PJ= -3 clock

with jitter

例如一個週期為20ns 的時脈，其第 3 個週期邊緣的理想位 置應為 60ns，若此時脈有時序抖動產生的話，則其第 3 個週期 的上升邊緣有可能超前或落後 60ns，假如第 3 個週期的上升邊 緣是 58ns，則第 3 個週期的 period jitter 是-2ns，若是 63ns，

則3 個週期的 period jitter是 3ns。將若干個週期的 period jitter 取其最大值就是此時脈的period jitter 大小。換言之，如圖 2-3 所示，假如有一個時脈其period jitter是 10ns，則其每一個 cycle 的上升邊緣理想位置的偏移量大小就會在-10ns 與+10ns 之間。

圖2-3 period jitter=10ns

測量 period jitter 的方法是用一臺可儲存資料的示波器，先 將時脈預期的上升邊緣位置調整到螢幕中央，且螢幕寬不超過一 個週期，然後將欲測量的時脈每一個 cycle 的上升邊緣都輸出到 示波器重疊在一起，則示波器螢幕的中央就會出現一條模糊帶，

這條模糊帶的邊緣至中央的最大寬度就是 period jitter。

cycle 1

Cycle 10⁶

Period jitter = 10ns

Period jitter 的主要用處是計算系統的時序邊緣（timing margins）。例如以一個使用微處理器的系統而言，如果資料的 起始時間(set-up time)比 period jitter 短的話，那麼當讀取資料 的時脈因為時序抖動的緣故而提前在資料完成傳送前就上升的 話，那麼系統就會因為讀取到不完整的資料而發生問題。如圖 2-4 所示，資料的起始時間是 2ns，但時脈的最大 period jitter 卻是 2.5ns。在本論文中的時序抖動採用 Period Jitter 定義。

圖2-4 period jitter 大於 set-up time

2-2-3 Long-term jitter

Long-term jitter 其實是「period jitter 的定義 ＋ 時間因 素」，其定義是指「時脈變化端相對於理想位置的最大偏移量，

在某個cycle」，意思就是說，只關心在某個 cycle 時的時序抖動 的大小值，至於此 cycle 之前或之後的各個 cycle 之 jitter 的大 小值則不在意。

set-up time

data ideal clock

clock with

jitter period

jitter

也就是說，當我們說一個時脈的period jitter 是 5ns 時，意 思就是說此時脈不管產生多少了 cycle，其每一個 cycle 的上升 位置，因為有時序抖動的產生，所以或多或少都會領先或落後理 想的位置，不過其領先或落後的幅度都不會超過5ns。

而當我們再說一個時脈有多少long-term jitter 時，還必須 附加一個資訊，那就是在第幾cycle。

當我們說一個時脈的 long-term jitter 是 5ns 在第 1000 cycle 時，如圖 2-5 所示。意思就是說此時脈 在第 1000 cycle，

其上升位置領先或落後於理想位置的幅度不會超過 5ns。至於第 1000 cycle 之前及之後的各個 cycle 的時序抖動則不理會。不過 Long-term jitter 都是指系統運作非常久之後的時序抖動，通常 都至少幾兆個 cycle 以上。通常在一個系統之中，當達到臨界值 時，會有系統重置（system reset）動作或是校準(calibration) 動作。

圖 2-5 long-term jitter=5ns at cycle 1000

LoLonngg--tteerrmm jjiitttteer r == ??nnss dodonn’’t t ccararee

CCycycllee 554433

LoLonngg--tteerrmm jjiitttteer r ≦ ≦ 5n5nss CCycycllee 00

CCycycllee 11000000

CCycycllee 11000011

Long-term jitter 可能是最容易測量的一種時序抖動。利用 differential phase measurement 技術，測量的方法是利用有延 遲裝置的示波器，先將它設定為追蹤時脈的上升邊緣，然後利用 delayed time-base feature，就能測量出 long-term jitter。

Long-term jitter 的影響。以用繪圖卡驅動的螢幕為例，若 原本要在座標為（10,24）產生的點，因為時脈有 long-term jitter 的緣故，隨著時脈一個個的過去，此點的位置就會越來越偏離原 本的位置，由於此種時序抖動對螢幕上每一個點的影響都一樣，

所以整個影像都會偏離一段距離，造成所謂的”running of the screen”現象。

2-3 時序抖動的成因

影響傳輸品質的許多因素來自於時序的不穩定。這些影響都 是發生在當高速數位信號由一個狀態轉換到另一個狀態的那一 瞬間，信號可能長時間保持在high 或 low 的狀態，但是，這兩 個狀態之間總是由擁有有限的上升時間(rise time)或下降時間

（fall time）的邊緣所聯繫著。

當半導體元件的輸入有 high 及 low 之間的變化時，輸出端 的狀態也會跟著改變（或許當時輸入狀態只改變一半而已）。在 邊緣轉換時期，任何造成信號不穩定的影響，都會使得輸出狀態 的轉換時序變得不可靠，超前或落後於理想時序。

例如有一個高速資料匯流排，上 面可能並列地載有許多包含 時脈的多位元資料。假如有一個資料位元狀態由 high 轉變到

low，這個轉變有可能會不小心影響到鄰近的資料線。因為串音 的干擾將會正好發生在當鄰近的信號也改變狀態時，信號轉換邊 緣所產生的雜訊將會落後於新的邏輯狀態。【2】

有許多的因素會引起時序抖動，主要有三點【3】，分述如下：

2-3-1 成因一：電源供應器的雜訊

2-3-1-1 Ground Bounce

引起錯誤動作的雜訊主要是電壓或電流的急速變化所引 起。當一個裝置的輸出端瞬間導通大量電流時，在電源供應器上 的線圈就會產生一個電位差，使得相對的地電壓上升，造成振盪 器的有效直流偏壓值下降，它的輸出頻率可能就會因此而改變，

當這個振盪器作為某個鎖相迴路的輸入參考頻率時，其輸出就會 有時序抖動出現。

2-3-1-2 Vdd Noise

以一個反相器為例，假設此反相器的 Vdd 上有一個雜訊使 得此反相器的直流偏壓值不穩定，假如此反相器的臨界電壓

（threshold voltage）與直流偏壓有關，則當輸入信號至此反相 器時，它的輸出就會出現時序抖動現象。

2-3-2 成因二

當輸入到鎖相迴路的參考信號源，它的頻率或相位的變化無 法被鎖相迴路的頻率相位偵測器偵測到的話，則鎖相迴路就無法 去校正自己的輸出值，結果就產生時序抖動現象。

2-3-3 成因三

由於熱雜訊或機械上的雜訊造成石英振盪器或其它共振裝 置的振盪頻率無法維持在固定的值，因而產生時序抖動現象。

2-4 減少時序抖動的方法

由 前 可 知 ， 引 起 時 序 抖 動 的 主 因 是 電 源 供 應 器 雜 訊 及 ground bounce，改善這兩個主因即可減少系統大部分的時序抖 動現象。

減少輸出負載的數目，在電路板（PCB）上用較大平面的接 地面（GND）且將各元件上的接地腳各自連接到接地平面上。

在輸出端串接一個電阻，以限制輸出電流。在電路板上儘可能靠 近 Vdd 及接地腳的地方，接上一個大的旁路電容，如此就能降 低因為輸出端瞬間導通大量電流所造成的 ground bounce 的效 應。

第三章 IEEE 1394 介紹

幾項介面的遊戲規則，一條傳輸線，掀起了跨世紀的滔天巨浪！

【4,5,6】

3-1 源由

1986 年蘋果電腦的工程師首先提出火線（FireWire）高速 串列匯流排標準。1994 年 1394 貿易協會成立促成了這項標準。

FireWire 也因此受到歡迎。1995 這項標準獲得國際電子電機工 程 師 協 會 IEEE （ Institute of Electrical and Electronics Engineers）的認證。由 IBM、TI、Sony、Philips 等幾家涵括 電腦與消費性電子產品領域的大廠共同發展，主要目的是希望藉 由統一的介面規格來整合電腦、消費性電子產品、通訊設備等三 大方面的資料傳輸模式，所以「IEEE 1394」就是一種串列資料 的傳輸協定及聯結系統，希望電腦、家電、通訊產品等都遵循這 個協定以達到相互間資料之交換整合目的，以期用較低的成本達 到目前並列匯流排的效率。

它的崛起乃是因為過去串列匯流排速度實在太慢，無法應付 傳輸訊息激增的窘境，而且各種傳輸接頭互異的狀況也浪費了設 計的成本。同時，並列匯流排雖然傳輸速度快，卻無法解決纜線 最長距離 5 公尺的限制，因此，發展高速傳輸介面標準 IEEE 1394 已成為最迫切所需的解決方案。

3-2 特性

IEEE 1394 有下列主要特性：

1. 傳 輸 速 率 快 ： 有 100/200/400Mbps 及 未 來 可 能 發 展 的 1.6Gbps 或 3.2Gbps 傳輸標準。

2. 多用途：不需使用 Hub，就可連接最多 63 臺設備，纜線長度 4.5 公尺。而且不一定需要電腦主控，就可以連接多種高速設 備。

3. 安裝方便、使用容易：IEEE 1394 支援隨插即用及熱插拔，

在不關機情況下即可直接加入新的裝置並自動偵測重新設定 系統組態。

4. 耗電量小：IEEE 1394 提供 1.5A 的直流電源給連接的器材設 備，所以在設備斷電時，它們在IEEE 1394 上可依舊被視為 alive。

5. 成本具經濟效益： 將不同的接頭及電線整合成單一規格，降 低設計及設備成本。

3-3 傳輸模式與編碼方式

IEEE 1394 同時提供兩種資料傳輸方式，一種為”同步傳 輸 (isochronous)” ， 另 一 種 就 是 常 用 的 ” 非 同 步 傳 輸 (asynchronous)”。

同步傳輸可支援具時效性的應用領域，將資料依通道編號 廣播（broadcast）出去，在 125μs 之內將資料傳送完畢；而非 同步傳輸則是將資料傳送到特定的位址，僅保證安全的資料傳 送，但不能保證傳送的延遲時間。因為IEEE 1394 在同一個介 面上同時提供同步和非同步的傳輸模式，因此傳送即時訊息的產 品（如視聽產品，影像和聲音要流暢），及傳送非即時訊息的產 品（如印表機、掃描器），就可以在同一個匯流排上動作。

IEEE 1394 採用了稱為資料-觸發編碼方式（Data-Strobe Encoding）。如圖 3-2 所示。data-strobe encoding 必須具備有 兩條信號線。一條作為資料（data）信號線，另一條作為觸發

（strobe）信號線。在持續傳送資料時，若 data 信號不變，strobe 信號就改變，若data 信號改變時，strobe 信號就不變。也就是 說，資料-觸發編碼方式保證 data 與 strobe 信號同一週期只會 有一個信號改變狀態，而不會同時變化，控制資料信號與strobe 信號間之延遲間隔與普通的編碼方式比較，大約為兩倍，即頻率 提高兩倍。在接收端處則將 data 與 strobe 兩個信號作互斥或

（Exclusive-OR）邏輯運算，可以很容易地抽出同步時脈信號，

此時脈信號作為接收端本身的鎖相迴路的輸入參考，以使鎖相迴 路調整輸出頻率(時脈)以達同步接收資料。

由於資料-觸發編碼傳送方式在傳送時不用在資料信號中混

入時脈信號，所以比起傳統的資料/時脈傳送方式，可獲得佳的 效率。(在後面章節將作驗證)

圖3-1 data-strobe encoding

3-4 IEEE 1394 中的時序抖動

IEEE 1394 在傳輸時會出現時序抖動的原因很多。主要的 原因是來自於物理介面設備層(PHY)的 PLL 設計無法符合 1394 傳送端的時序抖動需求。1394 元件的 49MHz 系統時脈是以 24.576MHz 的輸入為基礎。鎖相迴路通常使用來達到同步，假 如傳送端的鎖相迴路有問題的話，則會影響其傳輸品質。

Data

Strobe

Data ⊕ Strobe = CLKR

第四章 基本定理介紹

在此章節中將簡介第五章中所運用到的統計學定理。^【7】

4-1 常態分佈

常態分佈不但是連續隨機變數分佈中最重要的分佈，在統計 學上也佔有重要的地位。很多社會現象、自然界以及日常生活的 資料都可以用常態分佈來解釋，例如：身高、體重、智商、罐裝 奶粉重量、桌子長度 …等。很多樣本統計量的分佈，在樣本數夠 多的情況下都趨近於常態分佈（中央極限定理）。

4-1-1 常態隨機變數及其機率密度函數

一個連續隨機變數 X，若其平均值(mean)為 ，標準差 (standard deviation)為 ，且其機率密度函數如下：

(式 4-1)

則X 稱之為常態隨機變數（Normal Random variable），或稱 X 呈常態分佈（Normal Distribution）。

並且以 表示之。N 是常態分佈英文的頭一個 字，雖然標準差是

σ

_x^{，但是括弧中不寫}

σ

_x，而寫成 ，這是因

σX

µx

)2

2( 1

2 ) 1

(

^x

X x

x

e x

f

^σ

µ

σ π

− −

=

0

,

, − ∞ ≤ ≤ ∞ >

∞

≤

≤

∞

− ^X µ^x σx

2 )

, (

~ N x _X

X µ σ

2

σX

為標準差的平方 稱為變異數，而在做數學上處理時使用變異 數較為方便。

4-1-2 機率密度曲線

常態隨機變數的機率密度曲線是一條以平均值 為中心象 左右兩端對稱地延伸且呈鐘形的曲線。其形狀如圖 4-1 所示。

圖4-1 常態機率密度曲線

圖4-1 中±1σ的定義是指統計的結果有68.26%的統計值落 在此範圍內，±2σ有 95.44%，±3σ有 99.73%。在統計時，如 果統計次數過少則將造成結果不客觀，統計次數越多則統計數據 越可靠。

µx

68.26%

µx ^{µ 1}_x^+σ_x 99.73%

95.44%

x

x σ

µ 2+ µ 3_x+ σ_x

x x σ µ 1−

x

x σ

µ 2−

x

x σ

µ 3−

2

σX

4-1-3 常態分佈重要法則 ─ 線性關係

已知

若 Y = a1X1 ±a2X2

則 Y 必呈常態分佈

且(1)當 X1 與X2不相關時，

(2)當 X1與X2相關時，

是X1 與X2 的相關係數 2)

, 1 ( 1 1 ~ N µ σ X

2)

2 2

,

1

2 ( 1

~ N µ + µ σ

⁺ σ

Y

2) , 2 ( 2 2 ~ N µ σ X

) 2 _{12 1 2}

22 12

2 , ( 1

~ N µ + µ σ

+ σ ± ρ σ σ

Y

ρ12

第五章 傳輸品質探討

在此章節中將提出一個資料-觸發編碼傳送/接收電路模型，

以及一個傳統的資料/時脈 傳送/接收電路模型。並利用此兩個電 路模型引入時序抖動、雜訊及延遲 …等參數，探討這兩種傳送方 式之傳輸品質與時序抖動容忍度差異。

5-1 資料-觸發編碼傳輸方式－時脈上升邊緣觸發位 置(

CLK_R

)與資料之相對位置探討

5-1-1 電路模型

所謂的資料-觸發編碼(data-strobe encoding)在 3-3 節中 已概略介紹。它的特點就是在傳送時不用在資料信號中混入時脈 信號。圖 5-1 是 IEEE 1394 的實體層介面電路【8】。圖 5-2 則 是此論文所提出的資料-觸發編碼 傳送/接收電路模型。

圖5-2 資料-觸發編碼 傳送/接收電路模型

5-1-2

、 、

位置推導

圖 5-2 (只描繪單向)，傳送端的部分，data 與 strobe 信號 同步輸入 latch 中傳送出去，分別經過緩衝器(增加功率)，緩衝 器上有反應時間(delay)及隨機雜訊(random noise)，分別是DTA 及 DTB，再分別經過傳輸線，傳輸線上也有延遲及雜訊分別是 DLA 及 DLB 表示。接收端部分，data 與 strobe 信號分別經過 緩衝器，DRA及 DRB，此時data 與 strobe 作 XOR 運算後還原 出時脈信號(CLK)，此時脈再輸入用來作同步的鎖相迴路(PLL，

Phase Lock Loop)中產生出同步的接收時脈(CLK^R)以抓取資料。

其中令CTKT、DTA、DTB、DLA、DLB、DRA、DRB、PLL 都是呈常態分佈的隨機變數，其平均值代表”延遲”，標準差代表”

雜訊”。

由前述可分別推出導 、 、 三個信號 的變化位置各分別是：

n R n

n STROBE CLK DATA

n

DATA R STROBE ⁿ_R CLK _Rⁿ

latch

latch

latch (DTA)

(DTB)

STROBER

XOR

CLK PLL (DRB)

(DLA)

(DRA)

(DLB)

CLK_R DATA_R

data

strobe

Clock (CLK_T)

(PLL)

transmitter receiver

OUT_A

OUTB

IN_A

INB

) (

~ ^{DTB DLB DRB} , T^{2 DTB2 DLB2 DRB2}

n T

n n

n n

T n

R

T N

DRB DLB

DTB CLK

STROBE

σ σ

σ σ µ

µ

µ + + + + +

+

+ +

+

=

(式 5-1) 其中

(1) N(A , B)：代表是一個平均值為^A，變異數為B 的常態分 佈函數。

(2) ：時間-上標 n 表示在第 n 個週期信號上升位置。

空間-下標R 表示是接收端(Receiver)的信號，

若為 T 就表示是傳送端(Transmitter)的信號。

(3) ：傳送端第 n 個週期的時脈信號上升邊緣觸發位置。

(4) ：時脈信號的時序抖動。

(5) ：DATA 傳送端輸出點(OUTA)的時序抖動。

(式 5-2) 其中 ：代表 STROBE 傳送端輸出點(OUTB)的時

序抖動。

(式 5-3) )

(

~ ^{Tn DTA DLA DRA} , ^{T2 DTA2 DLA2 DRA2}

n n

n n

T n

R

T N

DRA DLA

DTA CLK

DATA

σ σ

σ σ µ

µ

µ + + + + +

+

+ +

+

=

2 2

T σDTA

σ +

) (

~ _Tⁿ _{DTA DLA DRA PLL, T}² _DTA² _DLA² _DRA² _PLL²

n n

R

T N

PLL DATA

CLK

σ σ

σ σ

σ µ µ

µ

µ

+ + + + + + +

+

+

=

2 2 T σDTB

σ + n

DATAR

n TT

2 σT

5-1-3 資料讀取情況

要看一個系統之傳輸品質好不好，就是看其資料接收時脈的 觸發點好不好。

由圖 5-2 可以發現接收端 CLK 的上升邊緣位置是由 DATA 及STROBE 作XOR 運算而來，而其上升邊緣位置是跟DATA 有 關，還是跟STROBE 有關呢？依據DATA 的前一個週期(Tn-1)、

現在的週期(Tn)及後一個週期(Tn+1)，三個週期的狀態變化可歸 類出接收端 DATA、接收端 STROBE、接收端 CLK 及接收端 CLKR四者之間的四種情況關係圖：

情況 1：

情況 2：

情況 3：

情況 4：

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態改變

：狀態不變

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態改變

：狀態改變

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態不變

：狀態改變

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態不變

：狀態不變

圖5-3(a) 情況 1

圖5-3(b) 情況 2

STROBE DATA

CLK nR

CLK

Tn Tn+1

Tn-1

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態改變

：狀態不變

1 2

X

Tn Tn+1

Tn-1

STROBE DATA

CLK

n

CLKR

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態改變

：狀態改變

1 2

X

圖5-3(c) 情況 3

圖5-3(d) 情況 4

Tn Tn+1

Tn-1

STROBE DATA

CLK nR

CLK

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態不變

：狀態不變

1 2

X

Tn Tn+1

Tn-1

STROBE DATA

CLK

n

CLKR

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態不變

：狀態改變

1 2

X

圖 5-3 中，隨機變數 1 點代表是接收端處的 DATA 在第 n 週期的狀態轉變位置，隨機變數 2 點是其在第 n+1 週期的狀態 轉變位置，隨機變數 X 點是接收端處第 n 週期 CLKR的上升邊 緣觸發位置。

在這四種情況當中，就情況1 而言，Tn-1→Tn資料的狀態改 變，而 Tn→Tn+1則無改變，所以不管 X 點大於 2 點或小於 2 點 都無所謂，所讀到的資料值都是”1”，我們所需要關心的是 X 點 與1 點之間的關係，而這其實已包含在情況 2 中，後面將作討論。

就情況4 而言，因為資料超過一個週期以上都無變化，所以 不管 CLKR的上升邊緣位置在哪，所讀取的資料都是”0”。

總括而言，只需針對情況2 及情況 3 來作探討。

5-1-4 情況 2 探討

在情況 2 中，A、B 及 X1都是呈 常態分佈的隨機變數。

由於 DATA 前一個週期到這個週期 狀態改變，所以^STROBE狀態不會有變化

，因此接收端鎖相迴路的參考輸入(CLK) 的上升邊緣位置則是由 A 來決定，CLK 經過鎖相迴路的延遲後，決定出 X1的位 置。

STROBE DATA

CLK 情況2

n

CLKR

Tn

A B

X₁

在情況2 中，資料讀取的正確與否跟時脈的上升邊緣觸發的 位置有關，也就是說，當 X1點落在A 點與 B 點之間，則所讀取 的資料正確，當 X1點小於 A 點或大於 B 點，則所讀取的資料錯 誤。下面推導 A、B 及 X¹三點位置 ：

(式 5-4)

(式 5-5)

(式 5-6) )

(

~ ^{DTA DLA DRA} , T^{2 DTA2 DLA2 DRA2}

n T

n R

T N

DATA A

σ σ

σ σ

µ µ

µ + + + + +

+

=

) ,

(

~ ^{1 2 2 2 2}

1 1

1 1

1

DRA DLA

DTA DRA

DLA

DTA T

n T

n n

n n

T n

R

T N

DRA DLA

DTA CLK

DATA B

σ σ

σ σ µ

µ

µ + + + + +

+

+ +

+

=

=

+

+ +

+ +

+

) (

~ _, ^{2 2 2 2 2}

1

PLL DRA

DLA DTA

T PLL DRA

DLA DTA

Tn

n n

R

T N

PLL DATA

CLK X

σ σ

σ σ

σ µ µ

µ

µ + + + + + + +

+

+

=

=

5-1-5 情況 3 探討

在情況3 中，由於 DATA前一 個週期到這個週期狀態沒有改變，

所以 STROBE的狀態改變，因此參

考時脈(CLK)的上升邊緣觸發位置

則是由^STROBE來決定。

隨機變數 C 點是其在第n+1 週 期的狀態轉變位置，隨機變數X2點

是接收端處第 n 週期^CLKR的上升邊緣觸發位置。 在情況 3 中，

當X²點小於C 點，則所讀取的資料正確。大於 X²點，則讀取錯 誤。下面推導 C 及X2點位置：

（式5-7）

（式5-8）

STROBE DATA

CLK 情況 3

n

CLK R

T

X2

C

) (

~

2 2

2 2

2

, 2

PLL DRB

DLB DTB

PLL DRB

DLB DTB

T n T

n n

n n

n T

n R

T N

PLL DRB

DLB DTB

CLK

PLL STROBE

CLK X

σ σ

σ σ

σ

µ µ

µ µ

+ +

+ +

+ +

+ +

+ +

+ +

=

+

=

=

) ,

(

~ ^{1 2 2 2 2}

1

DRA DLA

DTA DRA

DLA

DTA T

n T

n R

T N

DATA C

σ σ

σ σ

µ µ

µ

+ + + + +

+

=

+ +

5-1-6

歸納

在圖 5-2 資料-觸發編碼 傳送/接收模型電路圖，CLKR若要正確 地接收資料，其上升邊緣觸發位置必須符合下列3 項條件：

即

(式 5-9)

在接收端的鎖相迴路(PLL)是用來作時脈同步的，一個性能 優良的鎖相迴路，其靈敏度是很高的，當其輸入端一有變化，輸 出端就能立即產生與輸入端大小相同的輸出。以現今鎖相迴路的 製程技術來說，其品質及性能都具有一定水準，靈敏度都非常 高，所以在電路模型中，不管鎖相迴路的輸入 CLK 夾帶了多少

來自於傳送端的時序抖動值，因為鎖相迴路的高靈敏度，其輸出 的上升邊緣觸發位置幾乎與 CLK 亦步亦趨，所以

的上升邊緣位置若有偏移的話，也只會受到接收端本身的時序抖 動值( )所影響，而幾乎不會受到傳送端的時序抖動值所影 響，所以 X1-A 的變異數只有 。







>

−

>

−

>

−

0 0 0

2 1 1

X C

X B

A X

) (

~ _, ²

1 A N PLL PLL

X − µ σ

n

CLKR

2

σPLL PLL2

σ

Rn

CLK

(式 5-10) 上式計算過程中，假設 與 之間無相關性。

(式 5-11)

由(式 5-1) (式 5-2)知

：從傳送端出來的總時序抖動量

) 2

2 2

2 (

~ _, ^{2 2 2 2 2}

1 PLL T DTA DLA DRA PLL

n

TT

N X

B^{− −µ} σ ⁺ σ ⁺ σ ⁺ σ ⁺σ

) 2

(

~

2 2

2 2

2 2

2 2

, 2

PLL DRB

DLB DTB

DRA DLA

DTA

PLL DRB

DRA DLB

DLA DTB

DTA

T n

TT

N X C

σ σ

σ σ

σ σ

σ σ

µ µ

µ µ

µ

µ µ

+ +

+ +

+ +

+

−

− +

− +

− +

−

2 2

2σ_T2 ⁺σ_DTA⁺σ_DTB

n

DATAR DATA_Rⁿ⁺¹

5-2 傳統 資料/時脈 傳輸方式－時脈上升邊緣觸發 位置（

CLK_R

）與資料之相對位置探討

在5-1 節中已經推導出資料-觸發編碼傳輸方式，接收時脈 上升邊緣觸發位置資資料之相對位置的三個關係式。在此章節中 將推導以傳統資料/時脈傳輸方式的二個關係式。

5-2-1 電路模型

圖5-4 是傳統資料/時脈傳輸方式電路模型。它與圖 5-2 是大同小異，只不過原本傳送 STROBE 的信號線，換成傳 送時脈信號。如此用同樣架構的電路模型，但用不同的傳輸 方式，以便作傳輸品質之比較。

圖 5-4 資料/時脈傳輸方式電路模型圖

latch latch

(DTA)

(DTB)

CLK

PLL (DRB)

(DLA)

(DRA)

(DLB)

CLKR

DATA_R data

clock

(PLL)

transmitter receiver

5-2-2 、 位置推導

（式5-12）

（式5-13）

5-2-3 資料讀取情況探討

同樣依據 DATA 的前一個週期(Tn-1)、現在的週期(Tn)及後 一個週期(Tn+1)，三個週期的狀態變化來歸類出接收端 DATA、 CLK 及CLKR三者之間的關係，同樣的當資料三個週期都無變化 時 CLKR 的位置是不需探討，我們需探討的一個是資料在 Tn-1

→Tn 有變化，Tn→Tn+1 無變化，另一個是 Tn-1→Tn 無變化，

Tn→Tn+1有變化，將這兩個結合在一起，我們所要探討的即是 Tn-1→Tn有變化，Tn→Tn+1也有變化的情況，如圖5-5 所示：

n R n CLK DATA

) (

~ T^{n DTA DLA DRA} , ^{T2 DTA2 DLA2 DRA2}

n n

n n

T n

R

T N

DRA DLA

DTA CLK

DATA

σ σ

σ σ µ

µ

µ + + + + +

+

+ +

+

=

) (

~ _Tⁿ _{DTB DLB DRB PLL, T}² _DTB² _DLB² _DRB² _PLL²

n n

n n

T n

R

T N

PLL DRB

DLB DTB

CLK CLK

σ σ

σ σ

σ µ µ

µ

µ + + + + + + +

+

+ +

+ +

=

圖5-5 資料/時脈 位置關係圖

圖 5-5 的情況，參考時脈(CLK)的上升邊緣觸發位置是由 CLK 來決定。CLK 經過 PLL 的延遲之後決定出 CLKR的上升邊 緣觸發位置。資料讀取的正確與否跟時脈的上升邊緣觸發的位置 有關，也就是說，當 X3點落在D點與 E 點之間，則所讀取的資 料正確，當X3點小於D 點或大於E 點，則所讀取的資料錯誤。

下面推導 D、E 及 X3三點位置：

(式 5-14)

Tn Tn+1

Tn-1

DATA

CLK

nR

CLK

+1

→ ⁿ

n DATA

DATA

n

n DATA

DATA ⁻¹→ ：狀態改變

：狀態改變

D E

X3

) (

~ _T^{n DTA DLA DRA} , ^{T2 DTA2 DLA2 DRA2}

n n

n n

T n

R

T N

DRA DLA

DTA CLK

DATA D

σ σ

σ σ µ

µ

µ + + + + +

+

+ +

+

=

=

(式 5-15)

(式 5-16)

5-2-4

歸納

在圖 5-4 的傳統 data/clock 的傳送/接收模型電路圖，

CLKR若要正確地接收資料，其上升邊緣觸發位置必須符合下列 2 項條條件：

即

(式 5-17)

(式 5-18)





>

−

>

−

0 0

3 3

X E

D X

) , (

~

2 2

2 2

2 2

2 3

PLL DRB

DLB DTB

DRA DLA

DTA

DRA DRB

DLA DLB

DTA

DTB PLL

N D X

σ σ

σ σ

σ σ

σ

µ µ

µ µ

µ

µ ^µ

+ +

+ +

+ +

+

− +

− +

−

−

2 ) (

~

2 2

2 2

2 2

2 3

2

,

PLL DRB

DLB DTB

DRA DLA

DTA

PLL DRB

DRA DLB

DLA DTB

DTA

T T N X

E _Tⁿ

σ σ

σ σ

σ σ

σ σ

µ µ

µ µ

µ µ

µ

+ +

+ +

+ +

−

− +

− +

− +

−

+

) (

~ ^{1 2 2 2 2}

1

, ^{DTA DLA DRA}

DRA DLA

DTA T

n T

n R

T N

DATA E

σ σ

σ σ µ

µ

µ + + + + +

+

=

+ +

) (

~ _, ^{2 2 2 2 2}

3

PLL DRB

DLB DTB

T PLL DRB

DLB DTB

Tn Rn

T N

CLK X

σ σ

σ σ

σ µ µ

µ

µ + + + + + + +

+

=