[PDF] Top 20 薄閘氧化層深次微米n-MOS元件的熱載子可靠性分析
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應變矽奈米CMOS元件的熱載子可靠性研究與分析
... A Thesis Submitted to Department of Electronics Engineering & Institute of Electronics College of Electrical Engineering and Computer Science National Chiao Tung University in Partial Fu[r] ... See full document
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利用一種新穎結構進行複晶矽薄膜電晶體之熱載子可靠性分析
... A Study of Hot-Carrier Reliability for Poly-Si Thin-Film Transistors Using a Novel Test Structure. 研 究 生:張凱翔 Student: Kai-Hsiang Chang 指導教授:林鴻志 博士 Advisors: Dr[r] ... See full document
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射頻金氧半場效電晶體於熱載子效應及氧化層崩潰時之特性化及模型化分析
... 其煩的耐心指導。也感謝聯華電子提供給我實驗所需要的元件以及國家奈 米元件實驗室黃國威博士在量測上的大力支持。 而在儀器的使用方面，感謝 NDL 高頻元件實驗室卓銘祥學長以及其他 工程師們幫助我解決實驗時的許多問題，同時感謝吳師道學長、彭辭修學 ... See full document
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利用氘化及氮化處理製備高可靠性薄閘氧化層深次微米NMOS元件
... 近年來， 元件 的小 型化，使 得熱 載 子效應變的更為複雜，為了有效的解決 元件的熱載子傷害，吾人在此利用了氘 化與氮化的製程，分別對元件造成不同 ... See full document
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高介電閘氧化層深次微米MOS元件電漿製程傷害可靠性之研究
... 隨半導體製程技術的演進及元件尺寸 的微縮，量子穿隧效應使得閘氧化層有嚴 重的漏電流產生。為了有效的降低閘氧化 層漏電流，採用具有較高介電係數(K 值) 之閘氧化層，諸如 High-K[1-7]或是高濃度 ... See full document
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深次微米射頻元件
... 0.18 微 米 之 高 頻 電 晶 體 中 ， 利 用 raised source/drain的方法來實現，並且，於接點處 成長低阻值的矽化鈷，不僅減小閘極阻抗和產生 最大功率增益，進而，避免其在最高工作頻率之 不良影響，另則，使用多指的閘極結構來增大其 電流值並可有降低閘極阻抗之功用，在完成對射 ... See full document
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利用電荷幫浦分佈法研究深次微米N型MOS元件電漿製程傷害之可靠性
... 執行期限：89 年 08 月 01 日至 90 年 07 月 31 日 主持人：莊紹勳 國立交通大學電子工程學系 一、中文摘要 現今半導體製程中，電漿蝕刻技術已 成為不可或缺之生產技術，它是透過高能 電漿離子直接撞擊，或是利用電漿離子氣 體與晶圓表面起化學反應，而達成蝕刻的 目的。然而，近年來發現這種蝕刻方式會 對高積體化的電路佈局造成天線效應，並 ... See full document
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高介電氧化鋁閘極於下世代深次微米技術的應用
... 藉由直接氧化沈積在矽晶片上的鋁 膜，可以成長出氧化鋁薄膜。K 值為 8.5 的 21Å 及 36 Å 氧化鋁具有等效氧化層厚 度約 9.6Å 及 16.5Å。21 Å 氧化鋁在 1V 的 偏壓下漏電流密度為 0.4 A/cm 2 ，介面缺陷 密度約在 2~3×10 11 eV -1 /cm 2 ，而 3,600 ... See full document
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超薄閘極氧化層元件可靠性研究
... 超薄閘極氧化層元件可靠性研究 Ultr a-thin Gate Dielectr ic CMOS Device Reliability 計畫編號：NSC 90-2215-E-009-069 執行期限：90 年 8 月 1 日至 91 年 7 月 31 日 主持人：汪大暉 國立交通大學電子工程學系 ... See full document
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深次微米元件內熱載子效應所造成汲極漏電流特性退化之研究
... In modeling, various drain leakage current components including drain-to-source subthreshold current, band-to-band tunneling current and trap enhanced drain leakage current are taken[r] ... See full document
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超薄氮化閘極氧化層奈米CMOS元件可靠性的新方法研究
... 0.1 微米以下超薄氧化層元件的設 計上，仍有諸多的缺點。即使元件的漏電 流大幅度的被降低外，但是付出的代價除 了因為含了 Si 3 N 4 多氧化層缺陷的材料特 性外，另外也造成晶圓生產上因為電漿製 ... See full document
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採用高層次操作模式及閘氧化層的高性能及可靠性SONOS快閃記憶體之研究(I)
... 變飽和。結果在大寫入電壓時，較薄下氧化 層的元件一開始的寫入速度較快，到最後就 一樣了。事實上，較薄下氧化層元件的資料 保存能力較差，如 Fig 3 所示。因此對於 SONOS 的下氧化層微縮，在資料保存力與寫 ... See full document
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極薄閘極金氧半元件的基極電流的模擬研究
... E-mail:sljjj@et.ntust.edu.tw 一、中文摘要 這個計畫的目標是發展一個次微米金氧半 場效電晶體的的電腦化有效基極電流模型 以包含量子透納和離子撞擊效應。而這個 模型應該能夠預測基極電流與汲極偏壓的 關係。在這個超薄閘氧化層金氧半場效電 ... See full document
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深次微米T型閘極金氧半電晶體之研製
... Self-aligned silicide (salicide) process is extremely important for deep sub-micron manufacturing in order to reduce device's parasitic resistance. As devices' dimensions are scaled down, however, the sheet resistance of ... See full document
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深次微米多晶矽鍺閘極金氧半電晶體之研製
... 行政院國家科學委員會補助專題研究計畫成果報告 ※※※※※※※※※※※※※※※※※※※※※※※※※ ※ ※ ※ 深次微米多晶矽鍺閘極金氧半電晶體之研製 ※ ... See full document
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抑制熱載子劣化效應與閘極氧化層過壓之混合電壓輸入輸出緩衝器設計
... 能順利完成大學和碩士學業，在此要向柯教授，致上最誠摯的謝意。 另外還要感謝這兩年來學長姐們不厭其煩的教導和適時的給予我幫助。 感謝胡芳綾學姊，廖宏泰學長，在 I/O 領域等於像二個師傅一樣的傳授我好多好 多的經驗和技巧。陳世倫學長，在電路上給予我最多的啟發。陳榮昇學長，顏承 正學長，陳世宏學長，李宇軒學長，陳世範學長，在學習下線和量測晶片時，給 ... See full document
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高介電常數閘極介電層材料製備與可靠性分析
... lower than that at strong accumulation region, which is due to the poly depletion effect. In addition, the hump occurs at the depletion region for all samples. This may be due to the interface states and it seems the ... See full document
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鋯掺入極薄氧化釔高介電係數閘極介電層之效應
... 致謝 兩年的時間轉眼間就過了，首先我要感謝的是我的指導老師劉傳璽教 授。還記得剛進來研究所時，對於半導體是懵懵懂懂，經過老師上的半導體 元件物理、半導體製程、統計學等課，老師以深入淺出的方式將艱深的理論 化做簡單的話語且有系統的教導我，讓我每每在上完課，都意猶未盡。老師 ... See full document
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應用DSMC法模擬分析深次微米銅化學氣相沈積之熱流場及沈積度
... 本 計 畫 使 用 直 接 模 擬 蒙 地 卡 羅 法 (DSMC)，分析鼓式曳引分子幫浦(MDP)的 簡化模型，以得到它的壓縮特性及傳輸機 率。文中主要在探討在不同的上板速度(正 比於轉子速度)、轉子凹槽的長寬比與背壓 值等條件下，對整個幫浦的抽氣效率之影 響，並與 Iguchi ... See full document
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具超薄氧化層之記憶體與光伏元件
... 光揚、又瑋、鈞隆、宜恒、書維、文齡與品睿等，能與你們一起打拼是我的榮幸，而實 驗室的其他成員：贊文、士強、吉東、紘鈞、國輝、鴻祺、書志、峻豪、豐懋、明峯、 俊德、佳禾、嘉銘、仲銓、孟穎、宜育、均融、和璁、韋德、逸華、青樺、佳揚、品佐、 君源、雋威、立勛、紹平等，雖然我們研究主題差很多，但是我從你們身上學到很多寶 貴的經驗，謝謝你們。 ... See full document
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