總計畫團隊於 2006/08 開啟助聽器計畫，並且在 2007/08 至 2010/07 間執行 NSOC 國家型計畫之「助聽器晶片及系統」計畫。本研究群於 2006/08 至 2010/07 間執行國科會之「助聽器類比介面電路」子計畫。本計畫是先前計畫的延續。
本子計劃將研發（1）類比數位轉換器；（2）數位 Class-D 喇叭驅動電路；（3）
數位電源控制電路。在 1 V 的電源電壓之下，規劃的功率消耗分配如下；麥克 風前置放大器與類比數位轉換器佔 150 uW，微機電喇叭驅動電路佔 300 uW，電 源控制電路佔 50 uW。
在麥克風接收端，訊號的頻寬有 20 kHz，而訊號的動態範圍（Dynamic Range）
可高達 100 dB。我們已經研發出新型的 Delta-Sigma 類比數位轉換器（ADC），
配合數位校正技術，可以簡化運算放大器而降低功率消耗。我們將改良此 ADC，
增進其動態範圍並進一步降低功率消耗。我們會在前端加入可調整增益的放大器
（Programmable-Gain Amplifier）來涵蓋麥克風的整個動態範圍。
在喇叭端的驅動電路將會是整個助聽器系統最耗電的部份。我們已經設計了 一個高性能的 Class-D 喇叭驅動電路。我們將嘗試降低 Class-D 驅動電路的失真 度。我們也會針對另一個子計畫所開發的微機電喇叭，設計新的 Class-D 驅動電 路。
本計畫的電源控制電路是從電池擷取能源，並提供穩定的電壓給系統中其他 的電路使用。我們提出數位式的電源控制電路，藉以實現複雜的控制機制來提升 電 路 的 效 能 。 此 電 源 控 制 電 路 需 要 一 個 低 功 率 的 ADC 。 我 們 會 用 SAR
（Successive-Approximation-Register）的架構來實現此 ADC。
以下將針對本計畫目前的成果逐一介紹。
3A. 麥克風放大電路
數位助聽器最重要的考量是在嘈雜的環境下，類比前端放大電路(Analog Front-End)因為環境聲音加上背景雜訊造成飽和，而引發劇烈的效能劣化。背景 雜訊干擾正常的聲音轉換，削弱了可理解的音訊。使用高動態範圍(Dynamic Range)的類比前端放大電路可以紓解此問題，但是付出了功率消耗及電路複雜度 的代價。
一般來說，音頻訊號處理電路的動態範圍及功率大小會隨著不同的環境具有 不同的特徵。如 Fig.3A.1 所示[Deligoz 10]，Fig.3A.1(a)是在一個安靜的環境的 轉換量測到的頻譜，其雜訊層大約為 0dB SPL(Sound Pressure Level)，音頻訊號 動態範圍約是 65dB。Fig.3A.1(b)是一個嘈雜的環境下的轉換(如街道上)，其雜訊 層升高至 25dB SPL，而此時的動態範圍僅剩下 55dB。傳統上的助聽器架構具有 一個固定的動態範圍(例如 120dB)來對抗不同的背景雜訊，但如此一來功率消耗 增加。本計劃中使用適應性控制機制(Adaptive Control Mechanism)，在不同的背 景雜訊中調整系統的線性度(Linearity)以及訊號雜訊比(SNR)，盡可能的延長電池 的使用時間。
本 計 劃 實 行 上 述 方 法 採 用 一 個 低 雜 訊 可 變 增 益 放 大 器 (Low-Noise Variable-Gain amplifier)。此電路為實作晶片的樣板 Fig.3A.3，未來在晶片完成後，
將與後端電路整合成系統。本電路是基於一樓氏(Knowles EM-24047)電容式微機 電麥克風(Capacitive MEMS Microphone)為輸入而設計，此麥克風的靈敏度頻率 響應圖如 Fig.3A.2 所示。
Fig.3A.2. 微機電麥克風靈敏度頻率響應圖
樣板電路如圖 Fig.3A.3 所示，放大器本體選用德州儀器的運算放大器 (NE5532)，因為與其他放大器相比，具有相對較低的雜訊，以及在相同的頻寬下，
此放大器消耗較少的功率。
Fig.3A.3. 可變增益放大器電路圖
本電路接續麥克風的輸出端，而此放大器之輸入端為全差動節點(VMICIL、
VMICIR)，經由接成非反向回授型式(Non-Inverting Configuration)之低雜訊放大 器(NE5532)來放大，此級(1/2)的轉角頻率(Corner Frequency, -3dB Bandwidth)由回 授之電阻和電容之時間常數決定，在本設計中約為 20kHz。整體增益藉由改變第 一級的負載電阻來控制，最後的輸出節點為(VMICOL、VMICOR)。電路的增益 為 40dB、整體可調整增益範圍為 0.5dB~46dB、頻寬為 16Hz~16kHz 的前級放大 電路。實作在印刷電路板(PCB Board)上的照片如 Fig.3A.4 所示。未來將以此電 路之增益、頻寬及雜訊要求為參考，做為晶片設計的考量。
Fig.3A.4. 可變增益放大器樣板 參考文獻
[Deligoz 10] Deligoz, I.; Naqvi, S. R.; Copani, T.; Kiaei, S.; Bakkaloglu, B.; Je, S.-S.;
Chae, J.; , "A MEMS-Based Power-Scalable Hearing Aid Analog Front End,"
Biomedical Circuits and Systems, IEEE Transactions on , vol.PP, no.99,
pp.1, 0.3B. 低功率 Delta-Sigma ADC
在助聽器電路中，需要使用高動態範圍(Dynamic Range)的類比數位轉換器，
因此選擇音頻、高解析度的 Delta-Sigma Modulator 做為前端電路。此種電路架構 如 Fig 3B.1，由類比濾波器(LPF)、類比數位轉換器(ADC)以及數位類比轉換器 (DAC)所組成，形成一負迴授之閉迴路而得到高解析度之數位訊號。因助聽器供 應電源為電池，電壓僅有 1V，此類比電路需要挑戰在低電壓操作下，仍然維持 高解析度，並在此條件下盡可能的減少功率消耗來完成。
Fig 3B.1: Delta-Sigma Modulator 架構
為了維持高解析度，本設計需要三階雜訊形變(Noise Shaping)。此種設計需 要回授三階濾波器，十分容易產生閉迴路的不穩定而振盪。在此使用疊接組態 (Multi-Stage Noise Shaping, MASH)來確保迴路穩定，架構如 Fig. 3B.2。輸入訊號 X 進入一個二階組態的閉迴路，並將此級的量化雜訊(Quantization Noise)送入一 個一階組態的閉迴路。將二個迴路的數位輸出經過數位濾波器 H1 及 H2 處理後 得到的 Y 將會是三階雜訊形變(3rd-order Noise Shaping)後的量化雜訊。本設計裡 的量化器及其輸出，Y1 及 Y2，都只有一位元以確保系統的線性度。其中，
H
1 =z
−1，的電路特性。我們選擇
β
=0.25。如 Fig. 3B.3 所示，所有積分器的輸出範圍都經過調整。其中第一個積分器 和第三個積分器的輸出訊號減小成原來的 1/5，而第二個積分器的輸出訊號減小 成原來的 1/15。本設計在 Oversampling Ratio (OSR)等於 128 時，其訊號對量化 雜訊比可達 112 dB。
a1 a2 a3 a42 b1 b2 b4 1/5 1/3 3/4 1/20 1/5 1/6 1/5
Fig 3B.3: 差積調變器架構
Fig 3B.4: 差積調變器電路
例相關，不需要在晶片完成後額外調整電容值。輸入電容考慮將熱雜訊最小化，
因熱雜訊的方均根值與電容大小成反比，在計算雜訊底線(Noise Floor)後選擇了 輸入電容
C
1 =4 pF，而為完成第一級的積分器係數選擇回授電容C
2 =20 pF。第 二 級 積 分 器 的 雜 訊 考 量 較 第 一 級 為 寬 鬆 ， 經 由 計 算 選 擇 了 輸 入 電 容 為3 4 0.8 pF
C
=C
= ，回授電容為 4.8 pF。第三級積分器的輸入訊號為量化雜訊，因 此輸入電容的熱雜訊只要比量化雜訊小即可。經由計算可以得到第三級積分器的 輸入電容為C
6+C
7+C
8 =1.5 pF，回授電容C
9 =2 pF。Fig 3B.5: 運算放大器電路
Fig 3B.6: 比較器電路
Fig 3B.5 是積分器使用的運算放大器的電路圖。此電路架構的輸入對為一源 極耦合對(Source-coupled Pair)，具有共模拒斥(Common-Mode Rejection)的功用。
考量閃爍雜訊對電路效能的影響，我們將 M1、M2 的寬長比選大，經由模擬驗 證可以順利的將等效輸入雜訊符合要求。運算放大器的第二級採用 Class A/AB 的架構，期望在輸出點上拉和下拉的能力是一致的。此放大器使用兩組共模拒斥 回授電路產生
V
fb1及V
fb2電壓，分別來穩定輸入級與輸出級的共模電壓。放大器 有 74 dB 的電壓增益。為了減少功率損耗，上述之運算放大器會依據積分器的需 求而以等比例調整寬長比。Fig 3B.6 是差積調變器使用的比較器的電路圖。這是一個 Latch 式的比較器。
當 CLK 在低電壓時，電路處於 Reset 狀態，電晶體 M1 至 M6 的 Drain 端都被拉 到 VDD。當 CLK 從低電壓拉到高電壓，差動輸入 Vid首先經由 M1 和 M2 放大，
再經由 M3 – M6 產生 Regeneration。
Fig 3B.7 DSM 晶片照片。
Technology 90 nm CMOS Signal Bandwidth 24.4 kHz
Sampling Rate 6.25 MHz Oversampling Ratio 128
Input Range 500 mVpp
Active Area 560x780 µm2 Table 3B.1 振幅是-7.37 dBFS。Fig 3B.9 是量測到的基頻 DMS 輸出頻譜。Signal-to-Noise Ratio (SNR) 有 90 dB ， Signal-to-Noise-Plus-Distortion ratio (SNDR) 有 88 dB ， Spurious-Free Dynamic Range (SFDR) 有 99 dB，Total Harmonic Distortion Plus Noise (THD+N) 有-93 dB。Fig 3B.10 是量測到的 SNR/SNDR 對輸入訊號振幅的 關係圖。輸入的頻率是 1 kHz。最大的 SNR/SNDR/SFDR 全發生於輸入訊號振幅 是-7.37 dBFS 時。Dynamic Range 則有 100 dB。Table 3B.1 是晶片量測到的規格。
Fig 3B.8: 量測到的全頻 DMS 輸出頻譜。
Fig 3B.9: 量測到的基頻 DMS 輸出頻譜。
Fig 3B.10: 量測到的 SNR/SNDR 對輸入訊號振幅的關係。輸入的頻率是 1 kHz。
參考文獻
[Shahriar97] Shahriar Rabii and Bruce A. Wooley, "A 1.8-V Digital-Audio Sigma-Delta Modulator in 0.8-um CMOS," IEEE J. Solid-State Circuits, vol.
SC-32, pp. 783-796, June 1997.
[Murmann06] Boris Murmann et al., “Impact of Scaling on Analog Performance and Associated Modeling Needs,” in IEEE Transactions on Electron Devices, vol.
53, pp. 2160-2316, Sep. 2006.
[Chang13] C-L Chang and J-T Wu, “A 1-V 100-dB Dynamic Range 24.4-kHz Bandwidth Delta-Sigma Modulator,” 2013 IEEE International Symposium on Circuits and Systems, pp. 813-816, May 2013.
3C. 數位 Class-D 喇叭驅動電路 號調變電路（Digital Pulse Modulator）和輸出級電路（Output Driver）。訊號調變 電路的作用是對前級數位電路的輸出訊號作調變，將其轉換成一位元的脈衝
（Pulse）訊號來控制輸出級電路的開關電晶體。輸出級電路基本上是一連串的 緩衝器和開關電晶體，提供驅動微機電喇叭所需的電流。接在輸出級電路之後的 低通濾波器（Low-pass Filter）作為解調變用，將一位元的脈衝訊號還原成類比 的音頻訊號。
Fig 3C.1: 數位 Class-D 放大器。
Fig 3C.2: 數位 PWM 調變器。
目前已發表應用於助聽器之數位 Class-D 放大器依照訊號調變方式可分為 Delta-Sigma Modulation（DSM）[Kim06] 和 Pulse-Width Modulation（PWM）
[Adrian09] 兩類。其中 PWM Class-D 驅動電路的切換頻率低，理論上會有最高 的轉換效率，適合實現助聽器應用的數位 Class-D 放大器。圖 3C.2 所示為我們 設計的數位 PWM 調變器區塊圖。此調變器的數位音頻輸入訊號（16 位元、取 樣頻率 48 kHz）首先會經過 8 倍的內插（Interpolation）轉換成 16 位元、384 kHz 的訊號，內插的目的除了提高取樣點以增進數位 PWM 電路（Algorithmic PWM, APWM）之總諧波失真（Total Harmonic Distortion, THD）表現外，並提供後面 進行雜訊形變（3rd-order Noise Shaper）所需的超取樣（Over-Sampling）。內插後 的聲音訊號接著透過 APWM 區塊電路調變為 16 位元、384 kHz 的數位脈衝寬度
Fig 3C.3: APWM（Algorithmic PWM）調變方法。
Fig 3C.4: APWM 總諧波失真加雜訊圖。
Fig 3C.5: Noise Shaper。
在 APWM 區塊之後，藉由三階 Noise Shaper，16 位元的數位脈衝寬度訊號 將轉為 8 位元、384 kHz，以便能在不損失訊號精確度的前提下大幅降低 Pulse Generator 的時脈頻率，降低電路的功率消耗。圖 3C.5 所示為 Noise Shaper 之架 構圖，其中 h[n]為回授濾波器的脈衝響應（impulse response）。圖 3C.6 是以 6.6 kHz 單頻輸入（16 位元, 384 kHz）的 APWM + 3rd-order Noise Shaper 輸出訊號頻譜圖，
其 THD+N、THD 和 SNR 分別為-89 dB、-92 dB 和 96 dB。此 Noise Shaper 透過
決定。表 3C.1 所列為 APWM + 3rd-order Noise Shaper 之 THD+N、THD 和 SNR 位 PWM 調變器中 Pulse Generator 常見的實現方法有：(1) 以數位計數器（Counter）
實現；(2) 以延遲線（Tapped Delay-Line）實現；(3) 混合計數器與延遲線方式實 現。用計數器來實現 Pulse Generator 需要一高頻時脈，數位計數器的操作頻率是 輸入訊號取樣頻率的 28倍，在此為 98.3 MHz。高操作頻率導致較高的功率消耗，
實現；(2) 以延遲線（Tapped Delay-Line）實現；(3) 混合計數器與延遲線方式實 現。用計數器來實現 Pulse Generator 需要一高頻時脈，數位計數器的操作頻率是 輸入訊號取樣頻率的 28倍，在此為 98.3 MHz。高操作頻率導致較高的功率消耗，