以對數系統為主的複數除法器

3.1 以對數系統為主的複數除法器架構

圖 3-1 為複數除法運算之電路，輸入為 a、b、c、d 四個輸入，輸入格式參 照固定格式Q(6.26)，前面 6 位元為整數後面 26 位元為小數，輸出為兩個部分，

分別為實數部分與虛數部分，後面將分開說明，通過對數轉換運算能簡化乘法、

除法與平方，轉變只需使用到加法、減法與移位。

3.2 實數部分

接著將詳細介紹複數除法運算方法，主要分為實數部分與虛數部分，因為實 數與虛數部分的分母皆為相同，所以兩個部份的分母是使用同一個電路。

所以先介紹圖3-2 複數除法分母部分，在分母部分為𝑐²+ 𝑑²，主要將平方簡 化成移位去做計算，首先先將兩個輸入分別轉為對數，轉對數之後往左移位一個 位元，再將移位完的值做反對數的轉換，反對數轉換的值在做相加，得到的值就 是分母的部分𝑐²+ 𝑑²。

圖3- 2 以對數系統為主的複數除法器分母部分

在實數分子部分𝑎𝑐 + 𝑏𝑑輸入 a,b,c,d 四個輸入值，輸出為實數分子部分，電 路中將原本所需要的兩個乘法轉換對數去做加法，就是將複雜運算轉換為簡單的 運算，首先先將四個輸入轉為對數，分別將a 與 c 和 b 與 d 的值做相加，相加完 的值做反對數轉換為ac 與 bd，再將 ac 與 bd 兩個值做相加，就是實數分子的部

圖3- 3 以對數系統為主的複數除法器實數分子部分

在圖3-2 與圖 3-3 兩張圖得到了實數的分母與分子部分，接著將𝑎𝑐 + 𝑏𝑑與 𝑐²+ 𝑑²兩個值做對數轉換，將轉換後的值做相減，相減完後的值做反對數轉換，

反對數轉換後的結果就是我們所需要的複數除法實數部分的結果。

3.3 虛數部分

在虛數部分的分母與實數部分的分母皆為相同，電路採用一個部分以節省成 本，而分母部分在前面介紹過，所以在虛數部分就不重複介紹，圖3-5 為虛數的 分子部分𝑏𝑐 − 𝑎𝑑，一樣由 a,b,c,d 四個值輸入，經由對數轉換取得 log2數值，再 分別做相加，相加完後的值做反對數的轉換為bc 與 ad，再將𝑏𝑐 − 𝑎𝑑就是虛數分 子的部分。

圖3- 5 以對數系統為主的複數除法器虛數分子部分

得到了虛數的分子部分，將剛剛前面提到的分母部分分別轉為對數，將兩個 的轉對數後的數值做相減，相減的結果在做反對數的轉換，得到的結果就是虛數 部分的答案，如圖3-6 所述。

圖3- 6 以對數系統為主的複數除法器虛數部分

3.4 合成結果

將以對數系統為主的複數除法器做電路合成的分析，合成採用 Synopsys 公 司的Design Vision TSMC 0.18-um 環境下進行，合成結果如表 3-1，延遲時間為 70.63ns，面積為 746375.42um²。

表3-1 對數複數除法電路延遲時間、合成面積 Module Delay(ns) Area(um²) 以對數系統為主

的複數除法器

70.63 746375.42

0.18um CMOS technology. unit of area : um² unit of delay : ns

前面將以對數系統為主的複數除法器提出說明，經由對數轉換在執行運算，

以化簡複雜的運算方法，再經由對數反轉換得到所需要的結果，在最後一個小節 將以對數系統為主的複數除法器做合成分析，在下一章的部分將會介紹以最原始 方法的複數除法器，與[21]所提出的簡化運算的複數除法器。