元件基本電性與記憶體特性量測 元件基本電性與記憶體特性量測 元件基本電性與記憶體特性量測
3.5 元件耐久性 元件耐久性 元件耐久性 元件耐久性(endurance)
元件耐用性的量測，是針對元件進行寫入與抹除循環 (P/E cycles) 可 操作的次數，是非揮發性記憶體另外一個重要的可靠度指標。在製作 一個非揮發性記憶體元件，一般希望寫入與抹除循環的操作次數最少
可達104次。元件耐用性與穿隧介電層的厚度以及材料有非常直接的 關係。以穿隧介電層的厚度來說，耐用性與厚度是呈現反比的關係，
即當穿隧層厚度越厚，所需要的寫入/抹除電壓就大，因此穿隧介電 層所承受的應力就會越大而使元件易崩潰；反之，當穿隧層厚度越 薄，所需的寫入/抹除電壓就小，在穿隧介電層所承受的應力變小後，
元件就可以保有較好的耐用性。就穿隧層材料來說，若所使用的材料 位障壁高度若小，載子在小偏壓下穿隧至儲存層的機率就大，元件就 可有較好的耐用程度；反之，若所使用的材料障壁高度較高，就需較 大的偏壓才可增進載子穿隧的機率，元件耐用性就會變差。因此，影 響元件耐用性的兩個主要參數，來自於穿隧介電層的障壁高度以及厚 度。
[圖圖圖.3-25(a)][圖圖 圖圖圖.3-26(a)]分別為寫入與抹除循環次數對臨界電壓 與記憶體窗的作圖，以判斷元件的耐用性。進行耐用性測試前所需注 意的重點，是必須選擇在寫入與抹除的操作下，可達到臨界電壓偏移 量相當的操作條件。我們寫入統一採取VG=17 V，VD=0 V，偏壓脈 波時間為1s的條件，抹除則統一採取VG=-10 V，VD=10 V，偏壓脈波 時間為2s的條件，因為在2s的抹除條件下，A、D兩元件抹除的臨界 電壓偏移量都呈現最為穩定的狀態。而量測結果發現，隨著寫入與抹 除循環的次數增加，A元件的臨界電壓有上升的趨勢，並且在103次之
後記憶窗口開始縮小[圖圖圖圖.3-25(b)]，到達104次時，記憶體窗口已經小 於0.5V。D元件方面，在第50次循環[圖圖圖.3-26(b)]的時候記憶體窗口就圖 開始漸漸縮小並且到達104次時記憶體窗口已經接近於0 V，但是也很 明顯看到元件臨界電壓偏移的很嚴重，判斷D元件的穿隧氧化層已經 受到電荷反覆寫入/抹除的衝擊而受到損壞了。
造成臨限電壓值隨著寫入與抹除循環次數增加而上升的可能原 因有兩個，第一個原因可能是因為穿隧氧化層隨著元件操作次數增 加，而產生額外的氧化層缺陷和介面缺陷 ，而這些缺陷將會於元件 操作時儲存額外的電荷，使得臨限電壓隨著寫入與抹除循環次數的增 加而上升。[圖圖圖圖.3-27]為A元件隨著操作次數的增加所對應之ID-VG特性 曲線，從圖上可以明顯看到隨著操作次數的增加，元件的次臨界斜率 特性將會變得越來越差，這也影響到臨界電壓的偏移量，[圖圖圖圖.3-28]為 D元件隨著操作次數的增加所對應之ID-VG特性曲線，在操作次數200 次以上之後可以明顯發現元件的次臨界斜率特性呈獻不穩定偏移的 狀況，因此我們可以判斷A、D兩元件在寫入與抹除操作時，可能會 在穿隧氧化層上產生額外的氧化層缺陷和介面缺陷，並藉由這些缺陷 捕捉額外的電荷，使臨界電壓值會有上升的趨勢。
第二個造成臨界電壓值上升的原因，來自於電荷存於矽奈米晶 體所提供的深缺陷內，使元件在進行抹除動作時，儲存層中的電荷並
未完全抹除掉，導致臨界電壓隨著寫入與抹除循環的次數上升而逐漸 變大。而A元件當寫入與抹除循環的次數達103次後，其記憶體窗口開 始變小，D元件更是在50次的時候記憶體窗口就已經開始變小。造成 元件的耐用性並不理想的可能原因，來自於元件的抹除效率不佳，導 致抹除的時間必須在秒以上才有辦法明顯的抹除電荷。這對於穿隧氧 化層而言，更是承受長時間的載子撞擊，使氧化層所受到的應力增 大，進而降低元件的耐用性。由於目前元件抹除的方式，利用通道熱 電洞[32]的方式來增進抹除的速度，是於閘極施予負偏壓以及汲極施 加正偏壓將儲存層中的電子抹除至通道來達到電荷抹除的動作，通道 熱電洞的方式雖然可以增進抹除的效率，但穿隧氧化層受到高能量載 子的撞擊，卻可能會使元件耐用性變得更差。
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