1-1 FinFET 簡介
Fin Field-effect-transistor 鰭式場效電晶體是一種三維的鰭狀金氧 半場效電晶體(MOSFET)結構，此結構是由美籍華裔微電子學家胡正
圖 1 英特爾(Intel)公司將元件尺寸的發展與時間做出的趨勢圖，紅線 為元件尺寸大小，黑線為元件內閘極寬之大小。[1]
1-1.1 FinFET 基本結構
鰭式場效電晶體的結構，顧名思義就是有類似鰭形狀的結構，有 別於傳統的平面電晶體結構(圖 2)，具有 3D 架構的鰭狀(圖 3)，較 2D 架構多出兩側可控制電路開和關的側壁，因此，相較之下更容易控制 閘極漏電流。
圖 2 MosFET 2D 圖 3 FinFET 基本結構
1-1.2 Bulk FinFET
在傳統的製程中已有Bulk CMOS結構，當元件從二維變成三維 時，將原本Bulk CMOS結構的製程套用在FinFET結構上，如圖4、圖5 所示，基板和矽鰭是連接在一起的，和SOI FinFET相較之下Bulk FinFET有缺陷密度低、對 negativebias-temperature (NBT) stress 有較 好的特性，花費較低等優點[2]。
圖 4 Bulk FinFET 結構[2] 圖 5 Bulk FinFET 結構切面圖[2]
1-1.3 SOI FinFET (silicon-on-insulator FinFET)
FinFET 製作於 SOI 基板上，所以又多了一層氧化層，而元件與 元件之間的間距因為少了 well 又更縮短了一些！SOI 與傳統的 Bulk 相比，消耗的功率低，低電壓，絕緣度較佳，轉換電導更好，可靠度 較高， 抑制短通道效應，減少接面的寄生電容，更因為元件縮小，在製作晶圓所占的面積也大幅縮小！
圖 6 double-gate SOI FinFET 結構[3]
1-1.4 矽奈米線電晶體 (silicon nanowire transistors)
在相關領域中，已經有提出各種不同結構的多晶矽奈米線薄膜電 晶體(圖 7)，藉由通道以奈米線方式呈現，再搭配不同的閘極結構所 形成。其中較廣為討論的是環繞式閘極結構，因為其包覆的面積最大 和擁有理想的閘極控制能力，所以有較佳的通道控制能力。矽奈米線 電晶體(SNWT)因為其抵抗短通道效應的能力和改善傳輸特性，在未 來的 CMOS 上已經引起矚目，但其缺點是基底晶圓的成本較高。[4]圖 7 具有細線狀的矽通道（奈米線通道）會降低漏電流，尤其是在側 壁下方區域的奈米線形狀的 source/drain 裡的寄生電阻，可以抑制漏 電流並實現更進一步的短通道操作。[5]
1-2 基本電性
1-2.1 短通道效應 (short channel effect)
當通道長度縮短、汲極電壓增加時，汲極的空間電荷區會延伸到
通道中(圖 8)，造成閘極可控制的電荷比例減少，進而使得臨界電壓 下降，而三維的 FinFET 結構閘極比傳統二維結構多了兩側可控制通 道電荷，所以 FinFET 結構能改善閘極對通到電荷的控制能力。臨界 電壓隨著通道長度變短和變小稱為短通道效應 short channel effect，而 在 NMOS 中，臨界電壓隨著通道長度變短而變大的現象則稱為反短 通道效應 reverse short channel effect
圖 8 汲極空間電荷區延伸到通道中[6]
1-2.2 汲極引致能障下降效應 (Drain induced barrier lowering)
最初的長通道元件，閘極下方的空乏區電荷會沿著源極到汲極呈
現常數值的狀態分佈，當汲極電壓增加時，並不會影響到能帶的分佈 狀態。不過，當元件尺寸縮小的時候，因為其短通道效應會更加明顯，
所以當汲極電壓增加時會造成靠近汲極端的載子能帶下降，從而源極 端注入到通道的電子數量增加，使得靠近汲極處之表面電位增加，造 成元件的臨界電壓降低，並且影響元件之直流特性曲線，這個效應稱 作 DIBL（圖 9）。DIBL 愈大，代表其臨界電壓下滑愈嚴重，主要會 使場效電晶體的臨界電壓下降，影響到元件的整個性能。
圖 9 ID-VG圖，DIBL=Vt(lin)-Vt(sat)[7]
1-2.3 次臨界擺幅 (Subthreshold Swing)
當閘極與源極的電壓小於或等於臨界電壓時，預想的理想汲極電
流是為零，但實驗中，電流並不會真的為零，而是量測到些許的電流，
稱為次臨界電流，其 I-V 曲線斜率的倒數即為次臨界擺幅 SS：
若偏壓一個 MOSFET 至臨界電壓，而 MOSFET 汲極的電流不為 零，那在一個有許多 MOSFET 的電路上，次臨界電流可能會造成很 多但無用的功率消耗，次臨界擺幅斜率越大代表元件在截止區電流能 迅速下降，元件開關速度較快，因此斜率越大越好→SS 值越小越好，
須將次臨界的電流的因素考慮進來，才不會造成無用的功率消耗！[7]
1-2.4 依時性介電層崩潰
時間點 3. Ramp Voltage Stress:提供一個隨著時間變化的電壓，量測電 流出現巨量變化時的時間點 4.Ramp Current Stress:提供一個隨著時間 變化的電流，量測電壓出現巨量變化時的時間點。藉由以上這四種量 測方式所得到的崩潰時間，可以得知元件的耐久度，並以此做為其可 靠度的依據。[8]圖 10 Constant Voltage Stress 的量測方法，V=-8.5，此元件大概在
1-2.5 負偏壓溫度不穩定(Negative-Bias Temperature)
在傳統 p-channel 薄膜電晶體中，多半是利用施加負偏壓，讓電 洞累積形成通道。但這些被反轉的電洞卻因為受到垂直方向的電場影 響，進而利用穿隧效應(fowler-nordheim tunneling)進入氧化層當中，
而這些被氧化層或氧化層與半導體界面的 traps 捕捉的電洞，影響臨 界電壓的不隱定，稱為負偏壓溫度不穩定。由於 NBTI 所造成元件退 化的程度會隨著元件尺寸不斷縮小而增加，因此元件的生命周期是由 NBTI 來決定的。[9]