本次製程使用五道光罩，分別為(1)平臺隔離(mesa isolation)；(2)歐姆接觸(ohmic contact)；(3)閘級製作(gate contact)；(4)鈍化製程(passivation )；(5)場效電板(field plate)，流程如圖4-1所示
(1)平臺隔離(mesa isolation)
圖4-1 製作流程(a)
(2)歐姆接觸(ohmic contact)
圖4-1 製作流程(b)
(3)閘級製作(gate contact)
圖4-1 製作流程(c)
(4)鈍化製程(passivation)
圖4-1 製作流程(d)
(5)場效電板(field plate)
圖4-1 製作流程(e)
4. 1 平臺隔離製作
平臺隔離(mesa isolation)通常是元件製程的第一步驟。藉由平臺隔離定義出主動 區(active region)，進而控制一導電性薄片上表面區域的電流方向，使每一個元件各 自獨立操作而不受彼此干擾。
因為氮化鎵緩衝層具半絕緣特性(semi-insulated)，所以利用蝕刻技術，將獨立元 件之間的磊晶層移除，蝕刻深度達到半絕緣特性的緩衝層的位置便可達到絕緣的效 果。若緩衝層絕緣特性不佳，部分電子便會經由緩衝層流至汲極，其電流無法完全 受閘極電壓所控制而使元件在關閉時產生較高的漏電流。因此，緩衝層的品質好壞、
絕緣特性對元件的截止特性有決定性的影響 。
製作平臺隔離主要的好處除了能有效控制電流在主動區內的流向之外，將閘極 金屬置於絕緣區可有效降低閘極金屬襯墊下所產生的寄生電容效應，這可有效的改 善元件之高頻特性。由於氮化鎵的材料系統上，並無適當濕式蝕刻溶液。因此我們 採用感應耦合電漿(Inductively Couple Plasma，ICP)乾式蝕刻方式進行平臺蝕刻。
4. 1. 1 微影製程
光阻的選擇上，使用AZ5214E反轉型光阻，此光阻為專為lift-off 製程所設之光 阻。一般正光阻曝光後因繞射特性之影響，造成光阻上方所接受之曝光劑量高於光 阻底部所接受之曝光劑量，這使得圖像側壁角度依曝光條件不同約為75o～85o，這 將使元件蒸鍍金屬時因側壁附著金屬，當lift-off時，剝離液不易流入溶解光阻。而 反轉型光阻利用相同之繞射特性，在經圖像反轉後，反能將上端接受曝光劑量較多 之光阻保留下來，造成負側壁角度(under cut)，這使得lift-off之成功率提高許多。曝 光程序及反轉過程如圖4-2所示，曝光及對準過程中需注意處四點：
1. 光 阻 厚 度 對 線 寬 影 響 ： 若 光 阻 過 厚 不 易 曝 出 小 線 寬 ， 但 若 過 薄 則 不 利 於 Lift-off。
2. 邊緣光阻之去除：試片邊緣隆起之光阻將妨害對準及密接。
3. 密接(close contact)之確實：不確實之密接曝光時之漏光將使圖案走樣。
4. 曝光劑量：image時，過高之劑量將造成線寬下降與鍵結過多使lift-off時光阻無 法除淨，但劑量過少將使線寬上升。flood時，過高之劑量將造成線寬上升與側 壁崩解，但劑量過少將使光酸不足造成定義區光阻無法去除。
1. 經由轉速控制光阻厚度
wafer
AZ-5214E
2. 軟烤降低溶劑含量
wafer
AZ-5214E AZ-5214E
3. Image Exposure
經由曝光，形成一種PH值較其 它未曝光光阻低的酸性光阻
wafer
AZ-5214E
AZ-5214E 4. Post Bake
曝過光的光組經過烘烤後，會 經由一種酸的催化機制而產生 cross-link
wafer
AZ-5214E AZ-5214E
5. Flood Exposure
整面曝光後，先前未反應之 區域進行反應
wafer
AZ-5214E 6. Develop
顯影時，含酸性光阻處比鍵 結處之光阻快80~100倍溶 結速度
圖4-2 影像反轉示意圖
4. 1. 2 平臺隔離蝕刻(Mesa isolation etch)
利用離子輔助蝕刻(ion-enhanced etching)做平臺隔離之蝕刻。平臺隔離蝕刻時需 注意蝕刻深度之控制，若蝕刻深度不足，元件之漏電流變大且元件與元件間無法完 全隔離。若蝕刻深度過深，在蒸鍍金屬時，連接平臺與探點之界面容易斷裂。合理 之蝕刻深度約1000~2000Å。
4. 2 歐姆接觸(ohmic contact)
金屬接觸的導電機制主要有兩方面：thermionic emission 與tunneling 機制。
Thermionic機制需要功函數夠低的金屬來製作較好的歐姆接觸。Tunneling機制則可 透過提高半導體雜質掺雜濃度與高溫快速退火來達成。
4. 2. 1 表面處理
1. UV-OZONE 表面處理
在黃光顯影製程之後，UV-OZONE表面處理可以氧化、去除在歐姆接觸區表面的殘 餘光阻。使得歐姆接觸電阻不至於受到殘餘光阻的影響而上升。
2. 電漿表面處理
在鍍歐姆接觸金屬之前，我們用低偏壓功率的氬離子(Ar)電漿對氮化鎵進行表面處 理(surface treatment) 。 在 低 偏 壓 下 氬 離 子 電 漿 的 蝕 刻 速 率 非 常 慢 ， 大 約 只 有 100~200Å/min。此外，氬離子電漿會對氮化鎵表面造成晶格損害(lattice damage)且 增加了氮原子空洞(nitrogen vacancy)的密度，因此可以有效地增加在歐姆接觸區域 附近的表面電子濃度，而得到較好的歐姆接觸。一般來說，經過電漿表面處理後的 接觸電阻可由3Ω-mm降至0.5Ω-mm左右，所以利用電漿表面處理的方式可以大幅地 改善元件的特性。
3.鹽酸(HCl)浸泡表面處理
由 於 表 面 的AlGaN 與 空 氣 接 觸 因 而 氧 化 形 成 阻 値 較 高 的 原 生 性 氧 化 層 (native oxide)。在鍍上歐姆接面金屬之前，使用鹽酸水溶液浸泡表面處理可以去除原生性 氧化層，藉此降低歐姆接面的接觸電阻。
4. 2. 2 金屬蒸鍍
歐姆接觸金屬為Ti/Al/Ti/Au。快速退火(RTA, Rapid Thermal Annealing)之後，
Ti會跟氮化鎵的氮反應，形成具金屬特性薄層TiN，同時也會產生許多氮空洞(N vacancy)，在接觸區域增加載子濃度，因此形成歐姆接觸。Al則跟部份Ti形成TiAl 合金同時保護表面不受氧化。最上層的金則作為接觸電極之用(contact pad)。
4. 2. 3 剝離(Lift-off)
Lift-off 技術成像原理，首先微影製作出一層反像的圖樣，此層我們稱之為 Stencil-layer 如 圖 4-3 ， 再 將 金 屬 全 面 蒸 鍍 在 試 片 上 ， 最 後 浸 泡 試 片 在 只 溶 解 Stencil-layer的溶液中。在Stencil-layer上的金屬便隨著Stencil-layer的溶解而剝落，藉 此方式我們不但可以避免蝕刻過程而仍能得到我們所希望的金屬圖樣，同時也減少 製程的步驟。
Stencil-layer metal
metal
圖4-3 Stencil-layer示意圖
Lift-off製程技術雖然方便，但對初使用者而言，失敗的機率是蠻高的。成功的 先決條件在於光阻是否形成適當的輪廓，如果光阻底部向兩側凹入，呈現蕈狀結構 (mushroom)，則可確保金屬在蒸鍍後並不會完全連接住而是在金屬與光阻間能保留 一個空隙。在浸入去光阻液後，便可使溶液與光阻反應，輕易地將光阻去掉。另外 蒸鍍金屬時須確定蒸鍍腔的溫度不可過高，光阻因高溫而變質也是導致lift-off失敗 的主因之一。此外光阻亦不可過薄，否則也會導致lift-off失敗。
4. 2. 4 快速熱退火(Rapid Thermal Annealing, RTA)
在金屬的退火過程中，適當的溫度和時間是重要的參數，一般的退火溫度在 750℃左右，隨系統差異有所不同，退火的過程中為了避免表面金屬氧化導致接觸電 阻上升，所以一般會通入氮氣或forming gas(15％ H2, 85％N2)作為anealing ambient，
本實驗中anealing ambient為通入氮氣。
4. 3 閘極製作
閘極製作為整套流程中最重要之步驟，利用金屬與半導體接面之蕭特基接觸所 產生之空乏區可經由外加偏壓來控制其寬度大小，進而控制通道中之電流，蕭特基 閘極製作好壞之考量主要有四項要素：
（1） 理想因子(ideality factor)
（2） 蕭特基能障(Schottky barrier height)
（3） 閘極漏電流(gate leakage current)
（4） 崩潰電壓(breakdown voltage)
製作時，一般選擇白金(Pt)與鎳(Ni)等高功函數(work function)的金屬來降低閘極 漏電流。白金的功函數比鎳高，可以製作出具較低閘極漏電流、具更高蕭特基能障 與耐壓的蕭特基閘極。但鎳在氮化鎵表面的吸附力比白金好，不易脫落。因此大多 數的小線寬元件採用鎳作為閘極材料。
4. 4 鈍化製程
鈍化(passivation)之主要目的為減少晶片表面surface trap對元件特性之影響。鈍 化 製 程 主 要 是 利 用 電 漿 增 強 化 學 氣 相 沉 積 (Plasma-Enhanced Chemical Vapor Deposition, PECVD) 在元件表面上沉積一層SiNx膜，再利用活性離子蝕刻(Reactive Ion Etching,RIE)來定義出pattern。
4. 5 場效電板製作
在場效電板的製程，為了提升光阻在SiNx上的附著力與方便lift-off我們使用雙層 光阻，第一層使用LOR當作附著層光阻，再上一層AZ-5214E來定義pattern，蒸鍍的 金屬我們選用Ti/Au。
4. 6 元件完成圖
圖4-4 (a) Fat FET 50×100 μm2
圖4-4 (b) DC pattern 2×75μm2
(a) (b) 圖4-5 (a)結合閘極場效電板之線形結構 (b)放大圖
圖4-6 結合汲極與閘極場效電板之線形結構
圖4-7 結合源極場效電板之線形結構
(a) (b)
圖4-8 (a)結合閘極場效電板之環形結構 (b)放大圖
圖4-9 結合汲極與閘極場效電板之環形結構
圖4-10 結合源極場效電板之環形結構
(a) (b)
圖4-11 (a) 結合閘極場效電板之矩形結構 (b)放大圖
圖4-12 結合汲極與閘極場效電板之環形結構
圖4-13 結合汲極與閘極場效電板之環形結構
4. 7 量測方法
4. 7. 1 Transfer Length Method (TLM)
我們利用Transfer Length Method (TLM)量測粹取出特性接觸電阻(specific contact resistivity，ρc)，以及其他重要歐姆接觸的參數。TLM模型源自於Shockley的 提出。如圖4-14所示，TLM元件是由幾個不同間距的相鄰金屬襯墊所構成的，電流
圖4-15 總電阻與金屬襯墊間距關係圖
而總電阻RT之量測，是以四點探針排列的量測方法，如圖4-16所示，以探針1 及探針2做為電流源，通入電流後藉由探針3及探針4量測電壓後求得總電阻RT。利 用此法時探針3及探針4宜盡量靠近金屬內側，以降低金屬本身阻值之影響。
圖4-16 四點探針量測方式
圖4-15同時也是本次所使用的晶片TLM量測的結果
接觸電組 Rc = 2.148 ohm-mm 薄片電阻 ρs = 442.53 ohm/square
4. 7. 3 霍爾量測
4. 7. 5 current collapse量測
元件表面條件的優劣在高功率GaN HEMTs中是一個很重要的研究議題，因 為元件效能表現好壞對於表面處理非常敏感。current collapse和gate lag就與元件 表面條件有很大的相關。當元件關閉時，閘極對汲極因為逆偏壓而存在一個大電 場，造成閘極處有少量的漏電流，這些漏電流的電子被表面狀態(surface state)補 捉，因此在表面形成負電位而空乏下方通道的二維電子氣，當元件開啟時因為放 電時間常數的關係，被捕陷的電子無法立即被釋放而使通道無法立即全部開啟，
造成元件剛導通時電流的衰減。因此current collapse與gate lag可以當作觀察元件 表面狀況一個很重要的參考。
由於current collapse 在輸入電壓快速切換時才會出現，以HP4145之step量測 無法測得，需以Tek370 curve tracer量測。Curve tracer之輸入訊號如圖4-18所示，
以60Hz Sine wave sweep並且不斷重複連續掃瞄而不像HP4145的單次掃瞄，如此 才能順利量得current collapse現象。
HP4145 Tek370 curve tracer DC measurement 60Hz rectified sine wave
圖4-18 輸入信號掃描模式
4. 7. 6 Gate Lag 量測
Gate lag成因與current collapse一樣，主要是因為表面缺陷所捕捉的電子在 元件導通時來不及被釋放而繼續對通道空乏，這使得通道較慢導通，造成輸出電
Gate lag成因與current collapse一樣，主要是因為表面缺陷所捕捉的電子在 元件導通時來不及被釋放而繼續對通道空乏，這使得通道較慢導通，造成輸出電