四、 具有快速局部加熱功能的微結構模仁的設計
4.3 可自發熱模仁的製程步驟
本研究使用 4 吋(110)、P type 矽晶圓為模仁基材，為了確保電性正常，
執行RCA (reaction chemical agents) clean 製程，以完全清除表面雜質及有 機物；其中黃重凱論文中提到，在同樣以磷為摻雜源的條件下，P type 矽 晶圓在相同的植佈深度，其電阻比N type 者更高，因此若以發熱為主的觀
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點，P type 矽晶片較適合用來製作發熱電路[70]。在摻雜源方面，實驗使 用的P type 單晶矽，摻雜磷(P)和硼(B)的差異甚少[71]，所以本實驗使用磷 離子摻雜。在保護層製程方面，首先使用乾式熱氧化法在矽基表面生長 2200Å 厚度的 SiO2，形成既薄且緻密的保護層，它可當做Si 和 Si3N4之間 附著緊密的接觸介面，可有效防止利用沉積的氮化矽受應力場作用導致的 界面脫離；隨後使用低壓氣相沉積爐管(LPCVD)沉積低應力氮化矽(Low Stress Si3N4) 2000Å 厚，主要用來當濕式蝕刻液 KOH 在長時間蝕刻的阻擋 層，製程設計如圖54 之步驟 1~2。
4.3.2 製作電極接線槽
使用第一道光罩圖形進行光罩圖案的轉移，本研究採正光阻(FH-6400)塗佈 約1.4µm 厚，經 UV 曝光源 350~450nm 照射，在顯影定影後，利用活性離 子蝕刻系統(RIE)針對氮化矽(Si3N4)作乾式蝕刻以定義保護層圖案，再使用 BOE 對二氧化矽(SiO2)作圖形轉移，使部分的矽基裸露，確實的把圖形結 構建立在矽的表層上。隨後使用硫酸(H2SO4)去除光阻，目的在防止污染後 續製程蝕刻液濃度，然後即可用40%wt 氫氧化鉀(KOH)執行電極腳位的溝 槽蝕刻。在溫度70℃，晶片結構面朝下狀態，液中置有攪拌子轉速 120rpm 協助反應物置換的條件下，有助於溝槽深度均勻一致，使蝕刻深度與時間 呈線性關係，製程的設計如圖 54 之步驟 3~6，製程參數如表 6 所示。在光 罩定位方法上，校準鍵(alignment key)的設計，依經驗為十字形設計，中心 有一個對準鍵用以快速尋找定位，在中心線 X 軸上，左右各有一個對準鍵 用以調整旋轉及定位，中心之 Y 軸有一個對準鍵用以再次確認方向有無顛 倒。每一光罩製程後產生一個新的校準鍵，以更新製程操作損耗，且校準 鍵在執行濕式蝕刻時須用電鍍用膠帶保護，以防止 KOH 蝕刻形成的形狀 失真而影響後續對準。另外要注意的問題是校準鍵的透光區設計要大，以 方便使用顯微鏡快速尋找定位。
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表6 利用第一道光罩製作電極時的步驟和條件。
Clean wafer RCA process
Development Temperature(℃) Time(min) Thickness(Å) Equipment SiO2 1050 90 2200 Furnace Dry O2
(CVD)
Si3N4 821 26 2000 LPCVD(LS)
Photo- lithograph
Procedure Material Parameter Time Removal mist HMDS 150℃ 40min
Spin Coat FH-6400 1000rpm 12sec 5000rpm 25s Soft Bake Hot plate 90℃ 60s
UV Exposure No filter (7.5MW/cm2) 45s Post Exposure
Bake Hot plate 90℃ 60s
Development FHD-5 T room 20s Fixing D.I.Water Rinse 30s Hard back Hot plate 120 ℃ 180s Etching Si Wet etching 40wt%KOH 70℃
/120rpm
210min
4.3.3 製作微結構
當電極槽做好，晶片最上層保護層仍為氮化矽，可接續製作2µm 微溝槽陣 列。在表面清潔的狀態下，以烘箱去除水氣和沉積一層HMDS 以增加光阻
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Clean wafer
Phot- olithograph
Procedure material Parameter Time Removal mist HMDS 150℃ 40min
Spin Coat FH-6400 1000rpm 12sec 4500rpm 25s Soft Bake Hot plate 90℃ 60s
UV Exposure Filter (7.5MW/cm2) 63s(mask2) Post Exposure Bake Hot plate 90℃ 60s
Etching Si Wet etching 40wt% KOH 70℃/200rpm 19min
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4.3.4 製作局部加熱區域
製作電熱線的製程設計，必須注意符合模具設計的需求。經過深入的 評估，本研究決定以摻雜(doping)技術為基礎，利用離子植佈技術使晶片 表面特定區域具導電性。文獻曾提到離子植佈的深度範圍約在3~5μm 深度 [71]。本研究在設計初期就考慮瞬間加熱作用只在晶片表層 10µm 發生，
所以從晶片外型來看，設計出來的模仁的正面是微結構和電熱線，模仁背 面則是具有絕緣特性的氮化矽來防止它與金屬模具本體之間可能的短 路，以達到成形條件要求。在局部摻雜的阻隔設計方面，以濕式氧化法生 長的 SiO2的厚度在 6000Å 以上，其表面電阻值可達有效阻隔離子滲透的 摻雜行為[70]。在本論文中利用 Si3N4和 SiO2作為複合阻擋層，可使離子 阻擋層的厚度降低到3000Å，此乃因為離子阻擋層的厚度在濕式蝕刻時的 損耗對微結構線寬有一定程度的擴大效果，製程設計如圖 54 之步驟 9~11 使用第三道光罩，其製程參數如
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表 8 所示。當摻雜完成後，為了使用 RIE 去除保護層 Si3N4，電路部分需 採用光阻保護，其方法是執行光阻反轉製程，效果有如圖案正片變負片作 用，可有效的保護電路裸露部分免於受到乾式離子蝕刻的作用，圖形同樣 使用第三道光罩，製程參數如表9。當去除 Si3N4後，晶圓全面塗佈光阻保 護，即可進行晶片切割；完成後利用丙酮(ACE)清除光阻，再利用 BOE 去 除二氧化矽即可完成如圖54 之步驟 12 而獲得可自發熱模仁晶片，如此可 防止切割時的污染影響到微結構；最後在佈有摻雜元素的電極接線凹槽濺 鍍 Pt/Pd 合金，可以避免導電區域產生自然氧化層而接觸不良，同時鍍上 金屬可減少導線的連接阻抗，即完成矽晶模仁製作。
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表 8 利用第三道光罩製作加熱電路的步驟與條件。
Clean wafer
Photolithograph
Procedure material Parameter Time Removal mist HMDS 150℃ 40min
Spin Coat FH-6400 1000rpm 10sec 4000rpm 25s Soft Bake Hot plate 90℃ 60s
UV Exposure No filter (7.5MW/cm2) 40s Post Exposure Bake Hot plate 90℃ 60s
Development FHD-5 T room 15s
Fixing D.I.Water Rinse 30s
Hard back Hot plate 120 ℃ 180s Si3N4 etching RIE etching CF4 40sccm 170s (100W)
O2 5sccm
SiO2 etching Wet etching BOE T room 130s Removal PR Wet etching H2SO4 80℃ 7min
Development Temperature(℃) Time(min) Thickness(Å) Equipment
POCl3
Pre-deposition 1000℃
30
5000 Furnace CVD Drive-in 950 ℃ 30
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表 9 製作加熱電路保護的方法和條件。
Clean wafer
Photolithograph
Procedure material Parameter Time Removal mist HMDS 150℃ 40 min Post Exposure
Bake Hot plate 90℃ 60 sec UV Exposure
(photoresist inverse)
1) No filter 2) soft contact 3) removal mask
(7.5MW/cm2) 40 sec (mask 3)
Development FHD-5 T room 15 sec Fixing D.I.Water Rinse 30 sec Hard back Hot plate 120 ℃ 180 sec
All of the key have to protect Remove all of Wafer cutting Diamond sawing 40m/min
Removal SiO2 Wet etching BOE T room 130 sec
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半導體材料的導帶(Conduction Band)與價帶(Valence Band)之間的能量差 距。這個能隙決定該半導體材料本身的導電能力。能隙愈小，導帶上所具 徵半導體(Extrinsic Semiconductor)，而本研究選擇使用 P 型晶圓、在四價 的矽晶片表面置入少量 5 價的磷，這些磷雜質將在矽的能隙形成特定的施 體能階，並使原本矽表面的導電能力增加，而形成所謂的N 型半導體，這 種對半導體材質表面加入少量特定雜質的動作稱為摻雜(Doping)，所加入 的雜質為摻質(Dopant)。
此種製程最主要的摻雜技術，有傳統式的”擴散法”(Diffusion)及較先進 的”離子植入法”(Ion implantation)；前者是利用摻質在高溫下(約 800℃以上) 所具備的移動能力，使主材質表面受到擴散，摻質從高濃度區往低濃度區
△E：系統內能(Internal Energy) 變化量 W：系統對外所做的功(Work)
- 73 - k :波茲曼常數(Boltzmann constant) T :絕對溫度(K) 條件為液態含磷摻質源 POCl3，爐管的預置(Pre-deposition)溫度在 1000℃
維持30min，摻質趨入溫度 950℃維持 30min。
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摻質為磷(P)，植佈功率為 20~160KeV，劑量從 2~3.5E15/cm2，圖 59 為晶 片模仁完成摻雜加工的正面圖。
(a) (b) 圖59 完成摻雜的晶片模仁在兩個方向觀測的照片。
4.3.6 電極接線與絕緣處理
晶片完成後，導線可嵌入電極固定，隨後置入模具內使用，但是模具 內的實際操作環境為高溫 250℃、靜水壓 200MPa 的負荷，導線的性能要 求若未達標準，很容易造成短路損壞。所以導線的整體性能必須滿足以下 考慮事項：(1)電極與導線的接著劑必須耐高溫，因為電子移動路徑通過接 著劑與發熱電路接觸點；(2)導線外皮的絕緣保護層必須可耐高溫，因為它 將依附在160~250℃的模具上；(3)導線心蕊的撓曲性能要好，以防止彎曲 時應力集中於電極端頭造成脫落；(4)導線端部與電極槽相接處需增加抗剪 切力處理，以提升導線的軸向拉力負截，防止導線因為自重和彎曲應力而 鬆動脫落；(5)導線端部裸露區及電極側邊的絕緣處理必須全部塗佈，否則 容易與模具形成短路無法施加功率在晶片上；(6)晶片頂面的環形隔絕片密 閉性必須滿足，以防止塑料充填的高壓側推壓導致漏料，造成導線被切斷。
由於密閉的加熱模具內部，操作環境極為嚴苛，上述事項必須全部滿 足，缺一不可，所以此處選用:(1)接著劑為導電液態銀膠（Conductive Liquid Silver）由 PELCO 公司製造，平均晶粒 10μm，黏度 455poise，在 200℃，
加熱30 分鐘可快速乾燥且獲得良好的附著特性；(2)導線使用直徑 0.14mm 的漆包線，銅線外層包覆聚酯亞胺，可耐溫度 180℃，使用規格主要取其 撓曲性能柔軟，可有效防止應力集中在端部。導線嵌入的方法如下:去除表 面塗層乃用火烤使端部的絕緣漆變碳黑，再利用蕊心內部適當的溫度，使
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端部熔融成球徑0.14~0.18mm 端部，如圖 60 所示；端部再以細目砂紙#1000 清潔表面，去除碳黑的聚酯亞胺殘留物，使它具有完整的導電性能後，即 可把導線協同銀膠放入電極槽；銀膠填滿後，置於70℃熱烤 4 小時後，球 形端頭將穩固的被鑲嵌在槽內，因此可提升晶片導線端接之可靠度。接合 後的導線裸露區域的絕緣處理，採用耐高溫低介電係數的FH-6400 正光阻 塗佈後，在 120℃硬烤 5min 即完成絕緣保護。圖 61 為晶片與模具的組合 示意圖，圖62 為晶片與導線組合後的塗佈絕緣層狀態，圖 63 為晶片與導 線接合完成的照片，有關模具的製作問題在附錄一說明。
(a) (b)
圖 60 潻包線球狀端部。
圖 61 晶片與模具組合的上視及側視圖。
絕緣層 裸線
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圖62 晶片與導線組合後塗佈絕緣層示意圖。
圖63 晶片與導線接合完成圖。