實驗架構

在上頁圖5-2 中，我們已經清楚描述循軌伺服系統的整個迴路，不過我 們必須在訊號進入受控體之前進行斷路，也就是圖5-2 中 TRO 訊號進入到 驅動IC 這中間的部分，圖 5-2 可以明顯的看到必須斷路的地方就是 TRO 串聯電阻到驅動IC，所以我們必須將串聯電阻先行移除後，讓訊號處理後 再經過電阻流到驅動IC 內部。下圖 5-4 為實際斷路的情形。

圖 5-4 TAO 斷路情形

另一方面，第三章介紹的隨機亂數產生訊號，以及第四章介紹的控制 器都是利用數位訊號的型態產生，但整體系統在運作時，是運用類比訊號 去驅動音圈馬達，所以我們需要另外的類比數位轉換器(A/D)、數位類比轉 換器(D/A)來做轉換，而數位運算的實現則交由 FPGA(Field Programmable Gate Array)來完成。

下圖5-5 是整體實驗的系統方塊圖；實線及白色底色的方塊組成原系統 的迴路，虛線及灰色底色的方塊則是新加入的部分；TAO 和 TE 是由原系 統內部拉出來的訊號，U’是將 TAO 取樣成數位訊號加上 FPGA 欲輸出值的 總合再經過D/A 而得，最後必須送回去原來的系統，以保持整個伺服系統 為閉迴路狀態。

圖 5-5 實驗架構圖

圖5-6 是實驗平台的實體圖；由左至又分別為 FPGA 開發板、轉換介 面電路(包括 A/D、D/A 及 OP 等)，最右邊則是 DVD-ROM。

U’

TAO

TE 遞迴最小平方法

控制演算法 Matlab

擷取資料 邏輯分析儀

數位控制器 產生隨機訊號

FPGA

A/D D/A

伺服控制訊號處理 CXD3023R

驅動IC BA5954FP 前級放大器

SP3723AC

光學讀取頭 SPU3090

A/D

圖 5-6 實驗平台實體圖

接下來我們針對個別新加入的方塊圖做一說明：

(1).邏輯分析儀：我們使用 Agilent 54321D 可以同時抓取兩組類比訊號 以及16 組數位訊號。

(2).數位類比轉換器：由於驅動 IC 上的訊號為類比訊號，且範圍在 0~5 伏特，驅動IC 以 1.35 伏特為中心點，當輸入訊 號大於1.35 伏特時，則提供致動器電流往主軸馬 達的方向移動，若輸出訊號小於1.35 伏特，則提 供致動器電流往反方向移動。我們選用解析度8 位元，型號為DAC0832，轉換時間為 1µ ，參考s 電壓2.5 伏特，類比輸出訊號 0~2.5 伏特[30][31]。

(3).類比數位轉換器：因為我們要抓取迴授訊號來處理，所以需要將類 比訊號轉成數位訊號，同樣選用解析度8 位元，

型號為ADC0820，轉換時間為 2.5µ ，參考電壓s 2.5 伏特，類比輸入訊號 0~2.5 伏特，量化誤差為 1/2 LSB[30][31]。

(4).穩壓參考電壓：A/D、D/A 電路中都需要一個參考電壓，為了精確 度考量，我們並不會直接採用已經有的5V，而是 另外產生2.5V 的參考電壓，採用的 IC 型號為 LT1004-2.5，其電路如下圖 5-7 所示[30][31]。

圖 5-7 穩壓 IC 電路圖

(5).FPGA：我們使用 Altera 公司的 EPF10K20RC240-4 晶片，透過硬體 描述語言(Verilog)描述其內部電路，再透過 MaxpluseII 軟體 來合成電路並燒錄。內部電路是整個外加模組的核心，需 要有兩個函數運算，一個是產生隨機訊號，另一是做定點 數值運算，其I/O 方塊圖如圖 5-8，腳位如下表 5-2：

圖 5-8 FPGA I/O 2.5V 5V

out[7:0]

enable int fun in_y[7:0]

in_u[7:0]

clk reset

最小變異控制器

&

亂數產生器

ran rd cs

overrange

腳位名稱 輸入/輸出 功能描述

reset 輸入 重新設置此晶片內部暫存器之值 clk 輸入 工作時脈

in_y[7:0] 輸入 外部A/D 輸入資料 in_u[7:0] 輸入 外部A/D 輸入資料 out[7:0] 輸出 輸出至外部D/A 資料 ran 輸出 輸出隨機亂數訊號

cs 輸出 與D/A 溝通，開始進行轉換 rd 輸出 與A/D 溝通，要求開始取樣

int 輸入 與A/D 溝通，A/D 轉換完畢後告知 FPGA fun 輸入 選擇目前輸出型態，亂數輸出或控制器輸出 enable 輸入 此晶片工作與否

overrange 輸出 檢查是否輸出過大 表格 5-2 FPGA 腳位表

(6)Matlab：遞迴最小平方法及最小變異控制的演算法都在之前章節提 過，藉由Matlab 的運算幫忙我們獲得系統型態的實際參數 並計算控制器的輸出參數，也預先做驗證模擬輸出。

最後，下圖5-9 是整合所有外加電路的電路架構；圖 5-10 則是所有循 軌電路的實體圖：

圖 5-9 電路架構圖

cs int

in_u rd

out int

in_y rd

U’

TAO TE

overrange ran enable reset fun

A/D 8-bits

去DC 值

&

反向

1 1 0

1 1 0

−

−

+ +

z g g

z f f

M-序列

隨機訊號

多

工

器

FPGA

clk

溢位 檢查

1-bit 轉 8-bits

D/A 8-bits I/V

轉換 A/D

8-bits

穩壓參 考電壓

圖 5-10 電路架構實體圖

1. 原系統與外加後的系統切換開關 2. 隨機訊號開關

3. 最小變異控制器開關

4. 穩壓 2.5V 電路：提供 A/D、D/A 參考電壓 5. D/A

6. 電流轉電壓 OP 電路 7. A/D：TE

8. A/D：TAO

9. 22K 電阻：斷路點 10. FPGA

10

5 4 3

2 1

9 8

7

6