效能評估
4.2 實驗結果
首先，針對 F ix−W orst−F it 演算法對 M −CBS 演算法所計算出的處理器個數的 改善效果如圖 4.1的 (a)、(b)、(c)，三張圖分別為六個任務、八個任務、及十個任務的 情況下，所需要的處理器個數。比對這三組實驗數據可明顯看出，當任務總使用率超過 2之後，M− CBS 演算法所估算出的處理器個數會大幅上升，但是 F ix − W orst − F it 演算法，則可以下修處理器個數 (例如：在任務個數為 10，總使用率為 3 的時候)，直 到個別任務的平均使用率 (任務總使用率任務數量 ) 高於 0.5 後 (例如：在任務個數為 10，總使用率 為 6 的時候)，兩者所算出之處理器個數才會趨於相近，這是由於當個別任務平均使用 率超過 0.5 後，代表任務群組中有多個任務的使用率超過 0.5，當這些任務中的任何一 個任務被分配給處理器後，處理器可使用率必會低於 0.5，故無法將兩個使用率超過 0.5 的任務分配給同一個處理器，因此 M − CBS 演算法必須高估所需之處理器個數。
圖 4.2為當執行時間比例為 (1 : 1 : 1) 時的實驗結果，可以看出不管在任何任務個數 下，模式一在總使用率為 1 時消耗電能只有未採用任何模式消耗電能的百分之四十八，
模式二則降至百分之四十。而隨著任務總使用率的提升，消耗電能的節省程度 (亦即正 規化未使用任何模式的值 1 減去以未使用任何模式之消耗電能為分母去除任一模式所 消耗的電能，(1− 未使用任何模式的消耗電能任一模式的消耗電能 )) 也逐漸下降，原因在於當任務個數固定而總使 用率提升的時候，有可能造成大部份任務的使用率將會提升。顯而易見的，當單一任 務的使用率越高，該任務的可用空閒時間也會越低，因此任務可降速度的幅度自然也 變低，如圖 4.3中顯示，當任務總使用率為 1 時，模式一的系統總執行時間約為未採用 任何模式的系統總執行時間的 2.5 倍，模式二則為其 2.6 倍。同理可知，圖 4.2(a)(b)
(c) 中當任務總使用率均為 5 時，因為六個任務的的任務平均使用率為最高，所以六個 任務的正規化總消耗電能最大。除此之外，從圖 4.3中，我們也可以發現當總使用率趨 近於任務個數時，總和執行時間也開始趨近於未採用任何模式，所以當個別任務平均 使用率接近於 1.0 時，消耗電能也將趨近於未採用任何模式之結果。
圖 4.4為執行時間比例為 (2 : 2 : 2) 的正規化總消耗電能，其結果與圖 4.2有相同的 趨勢，由此證明執行時間比例確認後，等比例放大縮小任務的執行時間對於實驗結果 影響並不大。圖 4.5為執行時間比例為 (2 : 2 : 2) 的正規化總執行時間，其結果與圖 4.3相似。
當執行時間比例為 (1 : 5 : 1) 時，其正規化總消耗電能如圖 4.6所示，而圖 4.7則為 其正規化總執行時間，兩者皆與執行時間比例為 (1 : 1 : 1) 時有相同趨勢，而不同點在 於執行時間比例 (1 : 5 : 1) 的節省耗能效果並不如執行時間比例為 (1 : 1 : 1) 的時候，
原因在於 (1 : 5 : 1) 將會導致任務中的執行時間大部分花在數位訊號處理器上的子任務 二，當任務數量增加後，同一個數位訊號處理器上的任務的可用空閒時間容易受到其 他任務影響而縮短，將會導致降低速度的效益不佳，雖然對於子任務一與子任務三而 言有較大的可用空閒時間，但是數位訊號處理器的消耗電能佔的比例較大，因此整體 消耗電能因此增加。如圖 4.8即為經由模式一改善後，任務組合 (1 : 1 : 1) 與任務組合 (1 : 5 : 1) 的總執行時間正規化的比較圖。
圖 4.10為執行時間比例為 (4 : 1 : 4) 的正規化總消耗電能，我們可以明顯看出節省 耗能的效果較前幾種比例: (1 : 1 : 1)、(2 : 2 : 2)、(1 : 5 : 1) 都來的差，因為任務在其一 般型處理器執行時間比在數位訊號處理器的執行時間長很多，導致一般型處理器的節 能效果極差。另外，與前面幾張圖更加不同的是，前幾張圖節省消耗電能的效果均隨 任務總使用率增加而遞減，但 (4 : 1 : 4) 的結果卻顯示，在任務總使用率到達某個數值 時 (例如：在任務個數為 10，當總使用率為 6 時)，節省消耗電能的效果會突然變好，
原因在於該情況下，大部分處理器上的任務個數會為 1。先前我們曾說明執行時間比例 為 (1 : 1 : 1) 與 (1 : 5 : 1) 時，當任務數量變多某一邊佔有的執行時間過大，則不同任 務的子任務間相互影響可用空閒時間的情況較明顯，在此處由於一般型處理器所佔的 執行時間與數位訊號處理器所佔執行時間的比例，已超出某個極限比例，使得單一處 理器上所分配到的任務數量從 1 變成 2 時，相對於超出比例前可用空閒時間由大變小
的幅度變化更明顯。反過來說，當超出極限比例後，在個別處理器的平均任務數量從 2 開始降為 1 時，會比超出極限比例前出現較多的空閒時間得以用於降速上，因此較為 省電。而在此點之後才會再隨著任務總使用率的增加而遞減。從圖 4.13中，(4 : 1 : 4) 的執行時間正規化，更能說明此論點的正確性。
上述所說之極限比例 (一般型處理器上的總執行時間: 數位訊號處理器上的總執行 時間)，於此處尚未有明確定義的值，只是由實驗例子中可觀察得到。(1:5:1) 為比例 ((1+1):5)、(1:1:1) 為比例 ((1+1):1)、(4:1:4) 為比例 ((4+4):1)、(5:1:5) 為比例 ((5+5):1)，
我們可透過此四種組合湊出 8 個數值 ( 一般型處理器上的總執行時間
數位訊號處理器上的總執行時間 或 數位訊號處理器上的總執行時間
一般型處理器上的總執行時間
稱其為極限比例值) 畫出圖 4.9，在圖中可明顯看出兩個極限比例值成反比對稱，因此 我們僅須求其中一邊即可得知另外一邊，若要確實求得其值則方法如下，以執行時間 比例 (5 : 80 : 5) 作為起始點 (也就是 18 或 81)，然後下降數位訊號處理器上的執行時間 (例如: 每組任務差距 1 執行時間如 (5 : 80 : 5)、(5 : 79 : 5))，直到數位訊號處理器的執 行時間僅剩 25 為比例 5 : 25 : 5(也就是 25 或 52)，即可更逼近的算出該值。
執行時間 (5 : 1 : 5) 的情況如圖 4.12與 4.13，情形與 (4 : 1 : 4) 相似且更為明顯。
由圖 4.2、圖 4.4、圖 4.6、圖 4.10、圖 4.12可看出，無論是任何一種執行時間均會 隨著任務總使用率的提升使得消耗電能的改善變低，而透過圖 4.3、圖 4.5、圖 4.7、圖 4.11、圖 4.13，則可看出透過降速使得總執行時間延長，而執行時間越長則代表節省越 多消耗電能。以實驗數據來看，本篇論文所提出的演算法，確實可以降低硬體 (處理 器) 成本，而模式一與模式二也確實能夠大幅度降低消耗電能。
0
0
1 1.2 1.4 1.6 1.8 2 2.2 2.4 2.6 2.8 3
1 2 3 4 5 6 7 8 9
任務總使用率
執行時間正規化
未採用任何模式 模式一
模式二
圖 4.3: 十個任務且執行時間比例 (1 : 1 : 1) 時，改善的執行時間
0
1 1.2 1.4 1.6 1.8 2 2.2 2.4 2.6 2.8 3
1 2 3 4 5 6 7 8 9
任務總使用率
執行時間正規化
未採用任何模式 模式一
模式二
圖 4.5: 十個任務且執行時間比例 (2 : 2 : 2) 時，改善的執行時間
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1