實驗量測結果與分析

我們取 40 奈米製程，元件尺寸元件閘極寬度為 0.12 微米、元件閘極 長度為 0.036 微米之小尺寸元件以確保單一缺陷之存在，操作於線性區量 測，故量測條件為：汲極電壓 Vd 設定為 0.05 伏特使元件操作於線性區，

閘極電壓 Vg 設定為略大於臨界電壓(Vt)以確保元件操作於反轉區[18]。表

氧化層厚度為 1.88 奈米，於不同閘極偏壓量得之汲極電流波動。

表格 3-1 40 奈米 NMOSFET 元件之量測資訊及其汲極電流結果

40nm NMOSFET

W/L(um) Vd(V) Vg(V) ∆Id (Amplitude) ∆Id /Id(%) Id_High(A) Id_Low(A)

0.12/0.036 0.05

0.4 8.000E-09 0.524% 1.5340E-06 1.5260E-06

0.425 8.741E-09 0.454% 1.9329E-06 1.9241E-06

0.5 1.100E-08 0.316% 3.4940E-06 3.4830E-06

0.525 1.100E-08 0.268% 4.1120E-06 4.1010E-06

0.55 1.100E-08 0.232% 4.7610E-06 4.7500E-06

0.575 1.200E-08 0.220% 5.4550E-06 5.4430E-06

圖 3-8 40 奈米 NMOSFET 元件之 RTS 汲極電流波形圖, T=25℃。

圖 3-9 40 奈米 NMOSFET 元件之汲極電流振幅與汲極電流於 Vd=0.05V, T=25

℃。

圖 3-10 40 奈米 NMOSFET 元件之汲極電流之相對振幅與汲極電流於 Vd=0.05V, T=25℃。

由圖 3-9 我們可以觀察到當閘極偏壓增加而導致汲極電流及其變動

量增加，但是圖 3-10 中，汲極電流之相對振幅卻隨汲極電流上升而下降了。

這是由於於小元件閘極寬度之 MOSFET 元件中，雖然汲極電流會隨及閘極偏 壓上升而變大，但強反轉時 Lt(Electrical active length)會隨著閘極偏 壓上升，通道載子密度增高產生遮蔽現象而減小，而 Lt 對於汲極電流振幅

同樣的，我們在 40 奈米 PMOSFET(W=0.12um/L=0.036um)，氧化層厚 度為 2.07 奈米的量測結果中也可看到相同的現象，如表格 3-2 及圖 3-11，

-0.35 1.000E-08 -3.20000E-07 -3.100E-07 3.226%

-0.475 1.100E-08 -1.44800E-06 -1.437E-06 0.765%

-0.525 1.200E-08 -2.21900E-06 -2.207E-06 0.544%

-0.55 1.300E-08 -2.66700E-06 -2.654E-06 0.490%

-0.575 1.400E-08 -3.14200E-06 -3.128E-06 0.448%

圖 3-11 40 奈米 PMOSFET 元件之 RTS 汲極電流波形圖, T=25℃。

圖 3-12 40 奈米 PMOSFET 元件之汲極電流振幅與汲極電流於 Vd=-0.05V, T=25℃。

圖 3-13 40 奈米 PMOSFET 元件之汲極電流之相對振幅與汲極電流於 Vd=-0.05V, T=25℃。

此外，由式子 2-23，氧化物缺陷產生的汲極電流波動除了載子遷移 率外，載子的數量也是主要因素。所以載子遷移率和流動性波動對傻碩雜

表格 3-3 為於不同閘極偏壓量得數據經由式子 3-2～式子 3-5 用 Poisson distribution function 所 迴 歸 的τ （ The average capture _c time），τ （The average emission time）。隨著閘極電壓的增加，缺陷之_e 能階逐漸接近電子的費米能階。這意味著它很容易從通道中捕獲電子。因 此，增加閘極電壓導致高電流狀態的持續時間（Capture time）下降，低 電流狀態的持續時間（Emission time）上升，如圖 3-14，圖 3-15。

表格 3-3 40 奈米 NMOSFET 元件之量測資訊及其量測結果

40nm NMOSFET

W/L(um) Vd(V) Vg(V) ∆Id /Id(%) τe τc ln(τc/τe)

0.12/0.036 0.05

0.4 0.524% 4.8100E-02 3.4000E-02 -0.3469

0.425 0.454% 5.1800E-02 3.1700E-02 -0.4911

0.5 0.316% 6.9800E-02 2.3700E-02 -1.0802

0.525 0.268% 7.6700E-02 2.0400E-02 -1.3244

0.55 0.232% 8.8100E-02 1.7900E-02 -1.5937

0.575 0.220% 1.0430E-01 1.3900E-02 -2.0154

圖 3-14 40 奈米NMOSFET元件之Capture time(τc)與閘極偏壓於Vd=0.05V, T=25℃。

圖 3-15 40 奈米NMOSFET元件之Emission time(τ^e)與閘極偏壓於Vd=0.05V, T=25℃。

40nm PMOSFET

W/L(um) Vd(V) Vg(V) ∆Id /Id(%) τe τc ln(τc/τe)

0.12/0.036 -0.05

-0.35 3.226% 6.6700E-02 4.6200E-02 -0.3672 -0.475 0.765% 7.9600E-02 2.9200E-02 -1.0028 -0.525 0.544% 9.9900E-02 2.5900E-02 -1.3499 -0.55 0.490% 1.2570E-01 2.3700E-02 -1.6684 -0.575 0.448% 1.4310E-01 2.2400E-02 -1.8545

圖 3-16 40 奈米PMOSFET元件之Capture time(τ^c)與閘極偏壓於Vd=-0.05V, T=25。

圖 3-17 40 奈米PMOSFET元件之Emission time(τe)與閘極偏壓於Vd=-0.05V, T=25℃。

故將量測之結果帶入式子 3-7 可以推算出缺陷位於 40 奈米 NMOSFET 之氧化層中深度為 6.63 埃；位於 40 奈米 PMOSFET 之氧化層中深度為 5.2355 埃，圖 3-22 與圖 3-33 為其線性迴歸之結果。由運算推得之實驗結果我們 發現 PMOSFET 之缺陷深度較 NMOSFET 來的淺，剛好可以解釋由圖 3-8 和圖 3-11 所量得之 RTS 汲極電流波形圖。我們可以觀察到 PMOSFET 所量得之訊 號較 NMOSFET 的更為雜散，而實驗結果之 PMOSFET 之缺陷較 NMOSFET 距 接 面 更 為 靠 近 ， 故 可 推 論 PMOSFET 之 缺 陷 有 更 大 的 機 率 發 生 Trapping/De-trapping 的物理現象而造成 RTS 波形的結果[25]。

圖 3-18 40 奈米NMOSFET元件Capture time(τc)和Emission time(τe)之比 值與閘極偏壓於Vd=0.05V, T=25℃。

圖 3-19 40 奈米PMOSFET元件Capture time(τ^c)和Emission time(τ^e)之比 值與閘極偏壓於Vd=-0.05V, T=25℃。

依據文獻，我們可以看到單一一個缺陷所造成之雜訊為 Lorentizan

分布，如圖 3-20，而其轉折點

f

_0RTS可由下列式子轉換而來[27]。

伏特，閘極偏壓為 0.5 伏特來做轉換，則

f

_0RTS為 7.9 赫茲、

S

_Id

( ) 7 . 9

為

449

18

.

1 e

⁻ ，

S

Id

( ) ¹⁰⁰

為

1 . 797 e

⁻²⁰；PMOSFET 汲極偏壓為-0.05 伏特，閘極偏壓 為 0.475 伏特來做轉換，則

f

_0RTS為 7.45 赫茲、

S

Id

( ^{7 . 45} )

為

3 . 774 e

⁻¹⁹，

S

Id

( ) ¹⁰⁰

為

2 . 374 e

⁻²¹。這與我們在閃爍雜訊量測通道寬度為 10 微米、長度為 1 微米 的元件其雜訊密度的量相差不遠，所以在此我們可以確定這次實驗所量得 之 RTS 是準確而可信的。

在文檔中 第1章 緒論 (頁 52-66)