寬頻濾波器設計

在〔6〕〔7〕中，同樣使用電感及電容元件在放大器前級以形成匹配電 路，但卻不具有濾波器之功能。本文提出一雙π型（Double-π）濾波器架構，

不僅將電感及電容元件置於放大器前級用以匹配輸入阻抗外，還實現了寬頻濾波 器的設計。

此雙π型濾波器即為一種帶通濾波器（Band-pass filter）的設計，其頻率範 圍設計在 3-8 GHz，在設計上使用三階共振電路設計。在通過頻帶內具有良好的 平坦度，沒有漣波現象的產生，而且轉態帶的衰減變化也具快速陡峭的變化。本 寬頻濾波器架構如圖 2.2.3.1 所示。

圖 2.2.3.1 本文所提出之雙π型寬頻濾波器架構

而在分析完整放大器之輸入阻抗時，需考慮由寬頻放大器電路之輸入阻抗

（Z_LNA）加上濾波器之輸入阻抗產生之匹配特性（Z_in），如圖 2.2.3.2 所示。而 在分析寬頻放大器之輸入阻抗後，其為一 RC 等效電路架構，如圖 2.2.3.3 所示。

而將寬頻濾波器電路加入寬頻低雜訊放大器電路前級後，可將寬頻低雜訊放大器 之輸入阻抗匹配至特性阻抗，如圖 2.2.3.4 所示。

圖 2.2.3.2 分別考慮寬頻低雜訊放大器之輸入阻抗及加上寬頻濾波器之輸入阻抗示意圖

freq (100.0MHz to 20.00GHz)

S(1,1)

圖 2.2.3.3 寬頻低雜訊放大器之輸入阻抗

freq (100.0MHz to 20.00GHz)

S(1,1)

圖 2.2.3.4 寬頻濾波器結合寬頻低雜訊放大器後之輸入阻抗

而利用寬頻濾波器完成輸入阻抗匹配之後，考慮在高頻響應時須產生濾波器 特性之電路，如圖 2.2.3.5 所示。其中原寬頻濾波器中之 L₂在高頻時已產生開路 效應，此時利用 C₁、C₂及 C₃在高頻時可與 L₁及 L₂產生共振，結合寬頻低雜訊 放大器之輸入阻抗時，可產生 LC 低通濾波器之效果，進而使放大器之增益在高 頻時能有明顯之轉折頻率（Corner frequency）產生。

圖 2.2.3.5 寬頻濾波器在高頻響應時之等效電路

2.3. 寬頻放大器之增益分析[6,12]

第二級放大器為兩個 NMOS 皆以共源級放大器組態疊接（Cascode）而成的 放大器架構，如圖 2.3.1 所示。L_D與 R_D為共源級放大器 M₃的負載，R_L與 Z_L則 為共源級放大器 M₄的負載。C_G為耦合（Coupling）電容，C_S為旁路（Bypass）

電容。

VDD

RF

out

M3

M4

V

B

V

B

L

G

C

G

L

D

R

D

C

S

L

L

R

L

圖 2.3.1 第二級放大器電路架構

此放大器為兩級 CS 組態放大器利用 L_G 以形成中間級耦合（Inter-Stage Coupling）以及共用電流（Current-Reused）的放大器架構。L_G用以被調整與 M₄ 之 C_gs形成串聯諧振（Series Resonance）電路，達成兩組放大器間訊號之偶合，

以將信號傳遞至輸出端。其中 L_G及 C_G會在在共振頻率下且在所需頻寬內使共用 電流（Current Reuse）形成最大值。R_L及 L_L為並聯尖峰（Shunt Peaking）之設 計方式，其可提供延伸所設計之高頻頻寬。

圖 2.3.2 第二級放大器電路之小訊號模型

具有較大的增益，但在頻帶以外的訊號（含雜訊）也會經過放大器電路跟著放大，

此時勢必會影響操作頻段中待放大訊號的品質。若將濾波器加入低雜訊放大器的 前級，則在所設計的操作頻率（3-8 GHz）以外的訊號已呈現衰減現象。換言之，

頻帶以外的信號及雜訊也被衰減，因此可提升頻帶內待放大訊號的品質。

2 4 6 8 10 12 14 16 18

0 20

-30 -20 -10 0 10

-40 20

freq, GHz

dB(LNA_No_Filter..S(2,1))dB(LNA_Filter..S(2,1))

圖 2.3.3 本文所設計之寬頻低雜訊放大器結合寬頻濾波器與否之增益比較圖

第三章

寬頻低雜訊放大器結合寬頻濾波 器模擬

3.1. 佈局考量

在 完 成 寬 頻 放 大 器 及 寬 頻 濾 波 器 之 電 路 設 計 後 ， 即 可 進 行 電 路 佈 局

（Layout）。導線（Trace）之長度需越短越好，以避免產生過大之損耗及產生過 大的寄生的電感及電容效應。若導線過長時，將將導線之效應代入電磁模擬軟體 模擬後，再帶回電路中與設計電路一併考量，以確保電路的準確性。直流導線上 需加上旁路電容，避免導線產生的電感效應。在完成佈局及電路模擬後，需執行 設 計 規 則 檢 查 （ Design Rule Check ； DRC ） 和 佈 局 對 線 路 （ Layout versus Schematic；LVS）驗證無誤後即完成佈局。在完成佈局後晶片尺寸為 1.0 × 0.8 mm，如圖 3.1.1 所示。

圖 3.1.1 寬頻低雜訊放大器與寬頻濾波器佈局圖（1.0 × 0.8 mm）

3.2. 模擬結果

在電路設計階段中之模擬須考慮到製程變異（Process Corner）的因素，TSMC 提供三種製程變異模型以供模擬結果參考，分別為快速-快速（Fast-Fast），典型 -典型（Typical-Typical）以及慢速-慢速（Slow-Slow），其模擬結果分別如下列 各圖所示，並將各製程變異模式所模擬之參數值列於表 3.2.1。

freq (100.0MHz to 20.00GHz)

S(1,1)

圖 3.2.1 以 TT 模式所模擬之輸入阻抗

freq (100.0MHz to 20.00GHz)

S(1,1)

圖 3.2.2 以 FF 模式所模擬之輸入阻抗

freq (100.0MHz to 20.00GHz)

S(1,1)

圖 3.2.3 以 SS 模式所模擬之輸入阻抗

2 4 6 8 10 12 14 16 18

0 20

-30 -20 -10 0 10

-40 20

dB(S(1,1))dB(S(2,1))

2 4 6 8 10 12 14 16 18

2 4 6 8 10 12 14 16 18

0 20

5 10 15

0 20

freq, GHz

nf(2)NFmin

圖 3.2.7 以 TT 模式所模擬之雜訊指數

2 4 6 8 10 12 14 16 18

0 20

5 10 15

0 20

freq, GHz

nf(2)NFmin

2 4 6 8 10 12 14 16 18

0 20

5 10 15

0 20

freq, GHz

nf(2)NFmin

圖 3.2.9 以 SS 模式所模擬之雜訊指數

-40 -30 -20 -10

-50 0

0 5 10 15

-5 20

RFpower

transducer_gain

圖 3.2.10 以 TT 模式在 5GHz 所模擬之 P1dB

-40 -30 -20 -10

-50 0

0 5 10 15

-5 20

RFpower

transducer_gain

圖 3.2.11 以 FF 模式在 5GHz 所模擬之 P1dB

-40 -30 -20 -10

-50 0

0 5 10 15

-5 20

RFpower

transducer_gain

-40 -30 -20 -10

-40 -30 -20 -10

表 3.2.2 WB LNA 模擬之參數值比較表

第四章

結論

本論文提出了頻寬在 3-8 GHz 之寬頻低雜訊放大器結合寬頻濾波器的電路 設計，此設計使用了 TSMC 0.18um CMOS 模型，並且使用高頻模擬軟體 ADS 與 MOMENTUM 模擬其設計，此電路設計完成後已進行電路佈局。其電路佈局 已送交國家晶片系統設計中心（CIC）審查以實現晶片設計並進行量測。

在寬頻低雜訊放大器的設計中，使用了兩級的放大器架構，以達到寬頻之特 性。在第二級放大器中使用了中間級共振電路架構（Inter-Stage Resonance），以 達到寬頻的增益，並使用並聯尖峰(shunt-Peaking)的頻寬延伸技術來完成寬頻特 性。而在寬頻濾波器設計上，使用了雙π型（Double-π）濾波器架構，以實現 在頻寬中有平坦增益，而在頻寬外有快速衰減的效果。所設計的寬頻低雜訊放大 器的模擬結果如下：頻寬為 3 ~ 8 GHz，平均增益為 16 dB，雜訊指為 4.6 ~ 5.4 dB，

輸入反射係數為 <12 dB，input P_1dB最小值為-23.4 dBm，IIP3 最小值為-11dBm，

功率消耗為 14.25 mW。

參 考 文 獻

[1] B. Razavi, RF Microelectronics, Upper Saddle River, NJ: Prentice Hall, 1998 [2] T. H. Lee, The Design of CMOS Radio Frequency Integrated Circuits. Cambridge

University Press, 1998

[3] David M.Pozar, Microwave Engineering, 2nd ed, John Wiley & SONS,INC., New

York, 1998

[4] Guillermo Gonzaley, “Microwave Transistor Amplifiers analysis and Design

second edition”, Prentice Hall, 1997

[5] B. Razavi, Design of analog CMOS Integrated Circuits, McGraw-Hill Education, 2000

[6] Yi-Jing Lin, Shawn S. H. Hsu, Member, IEEE, Jun-De Jin, and C. Y. Chan, “A

3.1–10.6 GHz Ultra-Wideband CMOS Low Noise Amplifier With Current-Reused Technique” in IEEE MWCL, March 2007

[7] A. Bevilacqua and A. M. Niknejad, “An ultra-wideband CMOS LNA for 3.1 to 10.6 GHz wireless receiver,” in IEEE ISSCC Tech. Dig., 2004, pp. 382–383.

[8] D. K. Shaeffer and T. H. Lee, “A 1.5-V, 1.5-GHz CMOS Low Noise Amplifier”,

IEEE Journal of Solid-State Circuits, vol. 32, NO. 5, p745~p759, May 1997

[9] Friis, H.T. ”Noise Figures of Radio Receiver”, Proc. of the IRE, July, 1944, pp.

419-422

[10] 張志揚教授, Microwave Measurement, 國立交通大學電信工程研究所, 2005 [11] R. G. Arnold, C. C. Faulkner and D. J. Pedder, “Silicon MCM-D Technology for

RF Integration”, IEEE Multichip Module Conference, p340~p344, 1997.

[12] Choong-Yul Cha and Sang-Gug Lee, “A 5.2-GHz LNA in 0.35 um CMOS

Utilizing Inter-Stage Series Resonance and optimizing the Substrate Resistance”, IEEE Journal of Solid-State Circuits, vol. 38, NO. 4, p669~p672, April 2003

[13] Robert Hu , “Wide-Band Matched LNA Design Using Transistor’s Intrinsic Gate–Drain Capacitor”, IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 54, NO. 3, MARCH 2006.

在文檔中 寬頻低雜訊放大器與濾波器於CMOS製程實現 (頁 23-44)