1-1 電子封裝簡介
自從 1958 年 Jack Kilby 和 Robert Noyce 發明第一個積體電路後，人 們的生活進入了一個以矽為主的半導體時代。四十多年前，摩爾提出預測 半導體成長趨勢的摩爾定律（Moore＇s Law），每十八個月電路的密度會增 加一倍，現今的半導體產業仍亦步亦趨地依循著摩爾定律。然而電路變得 更加複雜更加快速，矽晶片上的電路密度不斷增加，元件的尺寸越做越小，
因應電路設計的不同，電子封裝技術也持續地陸續發展出來。電子封裝主 要的目的有以下四項：
1. 電能傳送(power distribution) 2. 訊號傳送(signal distribution) 3. 熱的散失(heat dissipation)
4. 保護支持(protection and support)
電子封裝依不同的接合過程，分為不同層級(level)的封裝[1]，如圖 1-1 所示。第一層次的構裝(1st Level packaging )，又稱晶圓層次的構裝 (chip level packaging)，主要是將晶片與構裝結構組合行成模組(module) 的製程，本文所探討的覆晶接合技術即是屬於第一層的部份。第二層次的 構裝(2nd level packaging)則是將經第一層次構裝後與其它的電子元件組
合於電路板上，形成電路卡或電路板。如何有效的找到低介電常數的材料 與無鉛化的替代物是第一層次構裝最主要的議題；在第二層次的構裝中，
最常見的考量是印刷電路板的製作及模組元件與電路板的組裝技術，如插 件式技術(pin through hole, PTH)與表面黏著技術(surface mount technology, SMT)。第三層次構裝(3rd level packaging)與第四層次構裝 (4th level packaging)，是指將電路板與電路卡組合，形成次系統與系統 的製程。
電子構裝第一層次的構裝(chip level packaging)中，晶片與基板間的 電路導通方式主要可以分為:打線接合(wire bonding) 圖 1-2、捲帶式自 動接合(tape automatic bonding) 圖 1-3 與覆晶接合(flip chip bonding) 圖 1-4。分別簡述如下:
捲帶式自動接合技術首先於 1960 年代由通用電子(General
覆晶式接合早先 IBM 所使用之 C4（Controlled Collapse Chip Connection）封裝技術[2]。即使用陶瓷作為基板，陶瓷導熱性佳，
當前發展成熟的 BGA（球狀陣列）。在晶片與 BGA 基板的連接可以金線打線 接合的方式。由於效能提升的需求，覆晶(flip-chip)技術再度受到矚目，
使得銲錫接點技術層次及接點密度更進一步地提升。隨著電子產品因應可 攜式產品的普及以及效能的需求而朝微小化、快速化發展，第一層級封裝 技術勢必面對許多挑戰。
1-1-1 覆晶封裝技術(Flip-chip technology)
為了達成縮小晶片體積與提高 I/O 數的目標，目前 IC 業界主流所使用 的打線接合(wire bonding)方式，僅可在晶片周圍連接導線，I/O 接點受限 於晶片邊緣接點數目的限制及無法對晶片中央部分加以利用，且訊號傳遞 路徑過長，封裝尺寸也因外接導線而無法縮小；一旦晶片尺寸開始朝向微 小化，打線接合方式將因為晶片邊長縮小而不足以應付需求上日漸增加的 I/O 數需求的情形。覆晶式接合為 IBM 於 1960 年代開發的 C4(controlled collapse chip connect)技術(圖 1-5)。其技術乃於金屬銲墊上生成銲錫 (solder bump)，並於基板上生成與銲錫相對應之接點，接著將翻轉之銲錫 對準基板上之接點將之接合。其優點如下所述，已被看好為未來極具潛力 之封裝方式。
1. 接點數優勢：未來對於 I/O 接點數達到 300 以上的需求時，傳統打線封 裝將遭遇到技術上的困難，覆晶封裝的接點數將足以滿足高接點數需
2. 體積優勢：由於直接將元件與基板作大面積連結，可省下傳統打線封裝
5. 自我對位能力(self-alignment)：由於表面張力效應，迴銲(reflow) 過程中的熔融銲錫會自動接合於基板端的金屬銲墊(pad)如圖 1-6，所 之複合銲錫(composite solder)、或共晶錫鉛(eutectic SnPb)為主，因為 含鉛銲錫具有以下優點：
一、 鉛擁有良好的延展性可增加銲錫對機械應力的抵抗能力。
二、 鉛可使銲錫有效降低表面能跟介面能，使銲錫更易於接合。
三、 共晶錫鉛其熔點約為 183℃，較低的迴銲點(約 220℃)也較現今使用
之主流無鉛銲錫之迴銲點低約 40℃，使得製程上的難度降低。 RoHS（Restriction of Hazardous Materials）法案[3]，亦即限用有害物 質法案，規定成員國必須在 2006 年 7 月一日以後禁止大部分鉛的使用。日 本的 JEIDA（Japanese Electronic Industry Development Association）
也訂定出無鉛銲料的使用時程[4]，規定有鉛銲料在 2005 年以後只能用在
度不能過高。 系統的研究中多以雛菊花環結構(daisy chain structure)作為電阻上升及 破壞模式之間相互關係的依據；本實驗利用四點量測系統，將量測的範圍
縮小至電流通過的兩顆銲錫及連接的鋁導線作為電阻上升依據，以期能更 加精確的定義電阻上升時間及破壞模式的關聯性。
圖 1-1 各封裝層級示意圖
圖 1-2 打線接合(wire bonding) SEM 影像
圖 1-3 捲帶式自動接合(tape automatic bonding) SEM 影像
圖 1-4 覆晶接合(flip chip bonding)示意圖
圖 1-5 C4 製程流程圖
圖 1-6 覆晶銲錫自我對位示意圖