我們使用實作的硬體解碼電路，對 foreman、mobile 及 coastguard 三個國際標準 組採用的測試影片之 QCIF 及 CIF 解析度進行測試，其中 QCIF 及 CIF 的壓縮資訊分 別如 Table 13、14.所表示。
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Table 13 qCIF 影像資訊
Table 14 CIF 影像壓縮資訊
目前硬體解碼電路合成的頻率是 37 MHz，而在這條件下測試得到的實際解碼時 間如 Table 15、16 所示。
Table 15 qCIF 解碼時間
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至於為何 clock rate 目前無法繼續提升，根據合成工具顯示的 critical path，發現到控 制整個解碼電路的 Bitstream Parser FSM，在轉換狀態時的驅動訊號是採用 negedge clock trigger，也就是說，在得到轉換訊號的同個 clock cycle 就要將轉換訊號保存使的 各個狀態機在下一個 clokc cycle 就能夠根據保存起來的轉換訊號完成狀態，若是改成 一般的 posedge clock trigger，則整個轉換狀態的時機會晚一個 clock，造成解碼發生錯 誤，這部分由於牽涉到的模組與訊號眾多，因此沒能在本次實作完成，若此問題解決，
現階段實作下，就算 MB type 為大於 4x4 的分割模式，如 4x8、8x4、16x8、8x16、
Skip Block 等等，也依舊會以 4x4 或 8x8 的大小去做參考資料的讀取，而這會產生很 多能夠重複使用的 pixel 進行重複讀取的情況，所以在讀取參考資料前，應該先以不 同的 MB Type 來決定不同的讀取方式，一個 8x8 block 最多需要 13x13 pixel 的參考資 料，所以一個 MB Type 為 16x16 或者 Skip 的 MB 所需要的最大參考區塊是 21x21 個
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pixel，如 Figure 56. 所示，塗色部分為預測的 block，白色部分為用來做內插的參考 pixel，由於一個 16x16MB 最多可能有 4 個不同的 refidx，所以準備 4 個 21x21 pixel 的 Reference Buffer 用來存放參考資料，以此為前提，以下針對各個 MB Type 進行討 論:
Figure 56 Reference Range
1. Inter 16x16 & Skip block:
Inter 16x16 與 Skip Block 的讀取次數會從原本的 13x4 = 52 次 4 words length burst 變成 21 次的 6 words length burst，減少了接近 60%的讀取次數。
2. Inter 16x8:
針對兩個 16x8 block 進行 13 次的 6 words length burst，減少了 50%的讀取次數。
3. Inter 8x16:
針對兩個 16x8 block 進行 21 次的 4 words length burst，總讀讀取次數從 52 次 4 words length burst 變為 42 次 words length burst，減少了近 20%的讀取次數。
4. Below8x8:
最後是 8x8 block 或當中還有 sub-block 的情況，一個 4x4 block 需要最多 10x12 pixel，所以若是 4 個 4x4 blocks 就可能需要 4x12 次 3 words length burst，代價非常高，
先判斷各個 8x8 block 之 refidx，若有相同者，再判斷各個 block 的參考座標之 X 座 標差值是否小 10 且 Y 座標差值小於 8，若皆成立則只需要 21 次的 6 words length burst
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皆可完成，在最佳的情況下，原本一個 16x16 的 MB 被拆成 16 個 4x4 sub-block，且 滿足上述條件，則讀取次數會從原本的 4x4x12 次 3 words length burst 變為而 21 次 的 6 words length burst ，減少的讀取次數會接近原來的 90%，預期效能改良如 Table 17 所示，當然，不適用上述規則的 block 就依照原本的實作方式。
上述的演算法流程圖大致上如 Figure 57. 所示，若此演算法並沒有太複雜的設 計，且所需要進行的判斷都是 1~2 個 clock cycle 就可完成，不會對解碼器造成太大 的負擔，根據上述討論可以發現除了 Inter 16x8 外，各種類型的 MB Type 幾乎都可 能達到 60%甚至以上的改善，而從目前的結果與先前的實驗數據相比可以推斷，目 前解碼器幾乎 8 成的時間都是花在資料傳輸上，也就是說整體效能改善也有近五成，
在加上之前所敘述的 clock rate 的問題如果能夠加以解決，本硬體解碼器應該就能夠 到達至少 SD Resolution real time 解碼的效能。
Figure 57 Pre-Fetch 流程示意圖
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Table 17 藉由 pre-fitch 預期可以達到的改良
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六、結論與未來展望
本篇論文所提出的 H.264 Baseline 硬體解碼電路，基於 ISO/IEC 14496-10 H.264 的標準規格去實作設計，並沒有對於任何模組做特別的設計，本次實作解決了解碼影 像之解析度限制，也使解碼電路能夠成功支援 5 張的多框架預測，卻也因此而面臨到 了所有 H.264 解碼電路都會遇到的效能瓶頸，而這一部分也有許多論文進行探討研 究，本論文在第五章也提出一個相關的演算法，相信經過適當的效能改良，就可以實 現更大解析度的即時解碼，而在 H.264/AVC 標準出現 10 年左右的今天，下一代標準 的 H.265/HEVC 標準也終於出現，儘管如此，影像解碼的大致架構仍然沒有太大的改 變，只要人們對於多媒體影像的需求不被滿足，不論標準如何改變，硬體解碼電路的 效能也都將會是研究者們的重點課題。
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