在數位控制振盪器[16,22,23]設計主要分為兩個部份，第一個部份為振盪器上方 PMOS 陣 列，第二部份為振盪器電路部分。而整個數位控制振盪器操作方法為改變振盪器上方 PMOS 陣列來調整振盪器的工作電壓，使振盪器隨著不同數位輸入有不同輸出振盪頻率。整體數位 控制振盪器電路如圖 3.14 所示。
PMOS 陣列在數位控制振盪器中扮演的角色為用來控制振盪器的工作電壓，若將 PMOS 陣列等效電阻視為 REQ，而振盪器的等效電阻視為 ROSC，因此在振盪器上方控制電壓 VC為
OSC
C DD
EQ OSC
V = R V
R +R (3.5)
而 REQ會隨著不同輸而改變，所以 VC為一個隨輸入改變之電壓。而在 PMOS 陣列控制方式 在此為使用 Thermometer 控制方法來改變 PMOS 的等效電阻，輸入總共 9 位元，其中 2 位元 為粗調(Coarse Tune)、3 位元為中調(Medium Tune)最後 4 位元為細調(Fine Tune)。
IN+
IN-2-bit binary-to- thermometer
vip von vop vin
mn1,next mp1,next buffer
C = Cd + Cd + Cd + Cg
TT SS FS SF Frequency(Hz) FF
Input Code
圖 3.16 數位控制振盪器各種 Corner 下之特性曲線 表 3.1 為在各種 Corner 下之數位振盪器增益。
表 3.1 各種 Corner 下數位振盪器之增益 DCO Oscillate at 1MHz
Corner SS TT FF SF FS
KDCO(Hz/Code) 456 608 930 798 610
3.7 全數位時脈資料回復電路(All Digital Clock Data Recovery Circuit, ADCDR)
為了將接收到的資料做完整的回覆，因此在傳輸介面中加入了一個無參考時脈之時脈資 料回復電路。而在架構的選擇為使用全數位的電路架構，之所以選擇全數位的方式實現是因 單線傳輸系統在運作時，會有部分時間為沒有參考時脈來修正振盪器的輸入電壓，因此若使 用類比方式實現，則低通濾波器內之電容電荷可能因漏電而造成 VCO 震盪頻率有所偏移，而 使用數位方式實現實，最後在無參考時脈進入時，數位低通濾波器會維持在最後鎖定的值。
由於內部是使用數位控制振盪器，所以不需考慮漏電的問題，同時數位濾波器不需使用到被 動元件電阻與電容，因此能降低面積的使用量。圖 3.17 為所使用的全數位時脈資料回復電路 之架構圖。
D Q
D Q
CKI
CKI
DCO
CKI CKQ
PD
FD
Data 2
1
Phase Loop
Frequency Loop
圖 3.17 全數位時脈資料回復電路
ADCDR 在一開始動作時，電路會先使用頻率偵測電路(Frequency Detector, FD)偵測輸入資料 之速率與數位控制震盪器(Digital Control Oscillator, DCO)之震盪頻率做比較，然後改變 DCO 輸入控制碼來使 DCO 震盪頻率與輸入資料速率相近。當 FD 鎖定後，會利用相位偵測電路 (Phase Detector, PD)對 DCO 輸入做最後的調整，使 DCO 之震盪速率與資料速率一樣同時振盪 器相位也對準輸入資料之轉態處。
3.8 鎖定偵測器(Lock Detector)
在時脈資料回復電路的應用，在時脈與資料未對齊前，所抓取的資料都為錯誤資料，因 此需要一個鎖定偵測器來判別時脈與資料對齊後才開始回復資料，本論文所使用的鎖定偵測 器[26]如圖 3.18 所示。
D Q
Qb
D Q
Qb T
2T Clock
OutEdgeDetect
Lock
圖 3.18 鎖定偵測電路
在此利用波形圖來說明鎖定偵測電路之動作情形，圖 3.19 為時脈與資料鎖定時之波形圖，
Clock
Clock Delay T
OutEdgeDetect
OutEdgeDetect Delay 2T
圖 3.19 時脈與資料轉態點對齊時之波形圖
圖中箭頭代表資料轉態處，因此在時脈與資料完全鎖定時，資料轉態點會對齊時脈，所以電 路中兩個 D 型正反器在沒有延遲與延遲 2T 時間後會取樣到不同時脈值，經由後方 AND 邏輯 閘產生鎖定訊號。而當時脈與資料差在時間 T 內時，兩個 D 型正反器仍可以取樣到不同時脈 值，因此還是會判定為鎖定，如圖 3.20 所示。
Clock
Clock Delay T
OutEdgeDetect
OutEdgeDetect Delay 2T
Clock Lead Data < T
Clock
Clock Delay T
OutEdgeDetect
OutEdgeDetect Delay 2T
Clock Lag Data < T
圖 3.20 時脈與資料時間差在 T 以內時之波形圖
而當時脈與資料還未鎖定，即時間差大於 T 時，則時脈經兩個正反器取樣會取到相同時脈值，
因此鎖定偵測器輸出會在低位準表示還未鎖定，其波形如圖 3.21 所示。
Clock
Clock Delay T
OutEdgeDetect
OutEdgeDetect Delay 2T
Clock Lead Data > T
Clock
Clock Delay T
OutEdgeDetect
OutEdgeDetect Delay 2T
Clock Lag Data > T
圖 3.21 當時脈與資料時間差大於 T 時之波形圖
第四章
單線傳輸介面設計
4.1 前言
隨 IC 設計技技術進步單一晶片功能越來越強，在不同晶片間溝通的訊號線也隨之增加，
使得整體系統在拉線會相當複雜，因此在本論文設計了一個傳輸介面，使用單一傳輸線來完 成資料的傳輸，在本章節主要為介紹整個單線傳輸設計，一開始會先解說電路操作設計與狀 態變化，再來為說明整個單線傳輸介面內的電路
4.2 單線傳輸電路動作
4.2.1 單線傳輸操作設計
在本論文中主要為設計一個單一傳輸線介面能讓一個主系統(Master)電路在與不同的子 系統(Slaver)電路做資料傳輸時只需經由單一傳輸線就能達到溝通的功能，同時各子系統電路
在運作時所需要的能量也是主系統經由此傳輸線傳至各個子系統。因此在這研究中，電路設
Single Wire Interface
TX
Master Slave Master Slave
State: S0,S1,S2 State: S3
圖 4.2 單一傳輸線之線上波形圖
S0
S1
S2 S3
Detect Flag
ID & Command End Data Out
End
Detect Flag
S0: Charge & Synchronous S1: Receive ID & Command S2: Slaver Work
S3: Slaver Transfers Data Out
圖 4.3 單一傳輸線電路運作狀態變化圖
第一個狀態 S0 的動作為對單一傳輸線子系統充電，此時子電路內部時脈資料回復電路會 開始鎖定主系統之操作頻率，鎖定後會等待主系統傳出旗標做狀態變換。當主系統傳完旗標 後會接著傳出所要控制之子系統的 ID 與希望子系統執行的 Command，而將此時電路動作定 義為 S1。當傳完 ID 與 Command 後會進入下一個狀態 S2。在將 ID 與 Command 接收下來後，
被選擇到之子電路會開始執行此 Command，直到主系統傳出下一個旗標才停止並進入 S3 狀 態。在 S3 動作為子電路將上一個狀態執行的結果在此時以交流耦合的方式利用單一傳輸線將 資料回傳主系統。
4.2.2 整流器(Rectifier)與穩壓器(Regulator)介紹
在此介紹子系統如何從線上獲取工作時所需的能量，圖 4.4 為單一傳輸線獲取能量之電 路圖[28-32]。
Bias
Single Wire VS
1.8 V 電壓經穩壓器後再送至後端電路，而在這邊為利用 Bandgap 電路[33-38]先產生一個穩定電壓 給 LDO 電路[33-38]做為參考電壓，再利用 LDO 本身電路特性來提供所有電路一個不隨 Vs 充放電而飄動的穩定工作電壓。在 S3 狀態中，CS電容是做為提供能量的來源，因此內部所
儲存的電荷必須足夠提供給整個單線傳輸介面，因此在實現方面，CS電容為一顆外掛電容，
而電容大小值的估算為利用各電路在不同 Corner 操作時所會消耗之電流的最大值來預估，經 計算後，外掛電容只要大於 0.8 uF 電路即可正常操作。
4.2.4 Bandgap、LDO 電路
Start up circuit
R2
在 Bandgap 電路中，其輸出電壓 REF BE1 2 T
圖 4.7 LDO、Bandgap 之 Line Regulation 模擬結果圖 其各個 Corner 下之 Line Regulation 模擬結果如表 4.1 所示
在各個 Corner 下之 Load Regulation 結果如表 所示。
X: Input data Z: Output
圖 4.5 旗標偵測電路狀態變化
4.3 傳輸介面(TX Interface)設計
本研究中另外多設計了一個傳輸端介面，主要是介於主系統電路與單線傳輸之間，在此 稱主系統為 TX 電路。圖 4.6 為單線傳輸系統與 TX 電路彼此接線方塊圖。
Single Wire
~~
TX Interface TX
Circuit Single-Wire
System SW
圖 4.6 TX Interface 與單線系統之接線圖
之所以多設計了此傳輸介面主要是用來與單線傳輸系統做配合，使只要能單純做傳輸與接收 之電路都能用來控制單線傳輸系統，做為單線傳輸之 TX 電路。如同在整體電路運作介紹所 提，在 S0 至 S2 狀態，主要是希望 TX 電路能在傳資料時能同時對單一傳輸介面做充電，因 此單一傳輸介面對 TX 電路來說會是一個大負載，而並不是每一個電路的輸出腳位都能推動 大負載，所以就在傳輸介面電路中設計了一個三態緩衝器(Tri State Buffer)讓 TX 電路在 S0 至 S2 狀態中，能經由此緩衝器推動單線傳輸系統，而在 S3 狀態時，此三態緩衝器會被關閉，
因此輸出呈現高輸出阻抗讓單一傳輸系統能將交流耦合訊號傳至導線上。由於在 S3 狀態中，
單一傳輸線系統是使用交流耦合方式做傳輸，因此可能會面臨 TX 電路本身無法辨識此耦合 訊號，所以在傳輸介面中也多設計了能將耦合訊號回復成數位訊號之電路的部分，在整個回 傳狀態 S3 中，TX 電路能利用此傳輸介面接收單線系統回傳之原始數位訊號。
4.3.1 傳輸介面電路介紹
傳輸介面電路的內部架構如圖 4.7 所示。
To TX Buffer
X1
X2
X3
CCR
From TX
To Single-Wire System SW
SW
圖 4.7 傳輸介面電路圖
在傳輸介面中，X1 為一個三態緩衝器(Tri-State Buffer)，X2 為一個簡單的 Inverter Based 放大 器，X3 為一個提供 X2 偏壓之偏壓電路。SW 為控制傳輸介面電路動作的訊號。當 SW 為 High 時(狀態 S0、S1 與 S2)，會將從 TX 傳出的資料送至單線系統，同時利用 X1 對單線系統充電，
而當 SW 為 Low 時(狀態 S3)，X1 電路成為高輸出阻抗，即此時單一傳輸線呈現高阻抗，因 此子系統會將訊號耦合至導線，經 X2 將訊號放大，再利用史密特(Schmitt)觸發器[39]將訊號 回復成數位訊號。而圖中 X1 所使用的三態緩衝器如圖 4.8 所示。
In Out
EN
EN
圖 4.8 三態緩衝器電路
EN 為三態緩衝器控制訊號，當 EN 為 High 時，電路為緩衝器，當 EN 為 Low 時，Out
端呈現高阻抗。
為了避免在 S3 回傳時，線上雜訊影響最後回復之數位訊號，因此在交流耦合的後端加上 一個史密特觸發器，使輸入訊號必須大於或小於所設計的轉態值時，才能做回復的動作，則 電路如圖 4.9 所示。
Mp1
Mp2
Mp3
Mn1
Mn2 Mn3
In Out
圖 4.9 史密特觸發器
電路之轉態點分別設計在 1.4 V 與 0.4 V，其輸入與輸出對應波形圖如圖 4.10 所示。
In Out
1.4V
0.4V
圖 4.10 史密特觸發器輸入與輸出對應圖
4.4 傳輸介面頻率響應設計
而單線傳輸在回傳資料時是使用交流耦合的方式做回傳，因此在這考慮回傳路徑上之寄 生效應，並分析其特性。一開始先考量傳輸線內的寄生效應，其等效圖如圖 4.11 所示，
Vo1 Vi
CT CR
~~
RL LL
圖 4.11 傳輸線考慮電感與電阻寄生效應分析
LL與 RL為傳輸線內的寄生電感與電阻，CT與 CR為傳送端與接收端之 PAD 寄生電容，而一 般線上寄生電感大約在 10nH 的等級，在本論文設計的 1Mbps 的速度下其對傳輸信號影響很 小，因此將電感寄生效應忽略，最後線上等效如圖 4.12 所示。
RL
Vi
CT CR
~~
Vo2圖 4.12 傳輸線考慮電阻寄生效應分析
而在此將 PAD 寄生電容 CT與 CR估在 10pF，寄生電阻估在 100 歐姆，寄生電感估在 10nH 觀
而在此將 PAD 寄生電容 CT與 CR估在 10pF，寄生電阻估在 100 歐姆，寄生電感估在 10nH 觀