右發展的 QFP(Quad Flat Package)，此階段的的封裝技術將一維引腳結構推 向四面引腳。第三階段為 90 年代初期，P/C-BGA 封裝模式興起，大大提升 了晶片傳輸訊號的 I/O 密度，使得晶片在最小的面積內有高密度的輸出。最 後一階段為 90 年代後期，FC(flip chip)技術廣泛的應用在電子元件上，此技 術的起源在 60 年代由 IBM 公司所引進，也稱為 C4(controlled collapse chip connection)[5]，此技術最大的突破點在於其應用面積陣列的概念，比起以往 周列式大幅度的增加接點數目，且此技術不但克服了製程上面的困難，也 大大提升了元件的效能。
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封裝技術大抵上可以分為三種不同的層級，如圖 2-2 所示[6]，第一層級是 將 IC 晶片黏著於封裝基板上並完成其中的電路連線與密封保護之製程，包 含晶片黏著(Die attach)、連線(Interconnect)、與密封(Sealing)等；第二層級 是將第一層級封裝完成的組件與其他電子元件組合於印刷電路板上；第三 層級則是把數個電路板組合於一主機板上。而本文主要探討的是第一層級 的封裝。
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圖 2-1 封裝發展示意圖[6]。
圖 2-2 封裝層級示意圖[6]。
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著一個牽引力(friction force)的角色。一般來說，對良好的導電體，電子風 力的驅動力都大於電場靜電力十倍以上，因此對於金屬材料來說，例如 Ag,、
Al、Cu、Pb、Sn 等元素[9]，電子風力的影響不容小覷。
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圖 2-3 鋁原子靜電力與電子風力之晶格位能變化示意圖[7]。
圖 2-4 電遷移在鋁導線上的效應[7]。
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在 1998 年，Brandenburg 與 Yeh 兩位學者報導了在覆晶封裝內錫鉛銲錫 的電遷移現象[10]，他們發現了銲錫凸塊內有 pancake 狀的孔洞生成在晶片 端與陰極接觸的界面，如圖 2-5[11]，如此的孔洞會隨著通電時間的增加而
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圖 2-5 鬆餅狀孔洞生成於 IMC 與銲錫球界面[11]。
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圖 2-6 Blech 結構上的電流集中效應示意圖：(a)電子流流向，(b)電流密度 模擬圖[7]。
圖 2-7 覆晶封裝中銲錫凸塊的電流密度模擬示意圖：(a)二維模擬示意圖，
(b)覆晶銲錫接點電子流示意圖[12]。
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2-2.3 焦耳熱效應
焦耳熱效應指得是當對一導體材料施以電流，會對導體材料產生溫度上 升的現象，此效應最早是在 1841 年由 James Prescott Joule 所發現[13]。焦 耳熱來自於電流的移動載子與導體內的原子發生碰撞而產生，移動載子因
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圖 2-8 銅墊層快速反應示意圖[18]。
圖 2-9 電遷移造成的孔洞生成：(a) 不同電阻上升階段的孔洞成長圖，(b) 模 擬孔洞成長趨勢圖[19]。
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2-3厚銅柱(Copper Pillar)墊層的優異性質
厚銅柱(Copper Pillar)墊層為覆晶封裝的一環，差別只是將以往銅墊層的
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圖 2-10 厚銅柱結構的電流密度分佈模擬圖[23]。
18 做為種子層，再電鍍 50μm 厚的銅柱。鈍化層開口(Passivation Opening)大小 則以黃光微影製程來定義其開口大小，再以濕式蝕刻方式來除去不必要的 區域，因此 Passivation Opening 的直徑為 85μm，銅柱的直徑為 140μm。上 層銅導線的寬度為100μm，厚度為 5μm，兩個銲錫凸塊的間距(pitch)為 1mm。
下端基板部分所採用的是 FR5 基板，而基板上的金屬導線為銅，銅導線寬 度為 100μm，厚度為 27μm。銲錫凸塊所使用的材料為 Sn2.3Ag，其製程方 式是以電鍍方式電鍍在晶片端金屬墊層上，再以回銲方式與基板端接合，
銲錫球高度皆在 10 ~ 20μm，直徑為 150μm。以上的敘述為金屬墊層為 Cu / Cu 的試片，如圖 3-1 所示。