文獻回顧與動機

第二章 文獻回顧與動機

本章節先比較傳統與現今奈米元件製程方法的不同，再介紹目前奈米線元件之 應用，從文獻回顧中，因為集合奈米線技術的進步，發展成交錯式陣列元件，同時 了解交錯式元件具有多功能的邏輯特性，因兩條奈米線交叉點就可形成一FET，所 以奈米接點對元件電性有很大的影響。

2-1 奈米電子元件的製程方式

現今的奈米電子元件有兩種製程方式，分別是由上到下的方式(Top down approach)與由下到上的方式(bottom up approach)。

首先，目前的半導體產業所生產的奈米電子元件主要是由上到下的方式，如圖 2-1，製程技術是使用光微影技術,再搭配蝕刻方式去除部分材質與沉積材料來做出 圖案，以及利用離子佈值來摻雜硼或磷雜質作為元件的源汲極等製程步驟，然而製 作元件需要好幾十道甚至幾百道的製程步驟，所以製程過程很複雜。同時科技的發 展進步，元件尺度不斷地縮小，線寬的微縮尺度從微米縮小到幾奈米，在縮小的過 程，將面臨許多製程技術問題與瓶頸，例如微影技術上的限制，因為光波長具有物 理極限，同時光罩製作困難度提高，所以增加技術上的困難，因此需要投資新設備 與開發新技術，來達成降低成本、高密度生產、多功能及高速的目標。

於是開始研究奈米結構元件，用直徑為奈米尺度的奈米線來製作元件，來突破 上到下的微影技術限制，發展上到下的開發方式，製程方式是先用碳熱還原 (carbothermal reduction)與氣態-液態-固態(Vapor-liquid-soild,VLS)等方法成長奈米 線[5]，然後再利用奈米線組裝成具有記憶體、邏輯等功能的元件，為了大面積集 合奈米線，會利用電場與磁場、fluid flow、Langmuir-Blodgett等化學方法[6]，讓原 子或分子因內在的性質，自行排列組合，而這些方式都能有效且高密度上下連結奈 米線形成陣列，如圖2-2，所以由下到上的方式開發可以降低成本與高密度生產，

但未來在奈米電路上，多數研究者認為仍必須結合這兩種製程方式。

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圖2-1 傳統FET元件[15]

2-2 奈米線元件的應用

為了取代由上到下的方式所生產的奈米電子元件，目前許多文獻發表有關奈米 線方面的研究，將奈米線應用於奈米級pn二極體(Nano pn-diode)、奈米線金氧半場 效電晶體(NW MOSFET)、奈米線金屬半導體場效電晶體(NW MESFET)，以及蕭特 基二極體(Schottky diode)，能夠製作出具有塊材(bulk)材料的pn二極體、MOSFET 、 MESFET與蕭特基電性特徵，甚至可以超越塊材(bulk)材料的電性。以下回顧四種 利用奈米線所製成的元件特性：

(a) 奈米級 pn 二極體

在2001年Yi Cui等人成功製作出交叉pn奈米線二極體[7]，在矽奈米線成長過程 中，利用摻雜磷、硼來控制奈米線的載子型態(n型或p型)和載子濃度，他們藉由雷 射輔助成長(laser-assisted growth)成功長出n與p的矽奈米線，接者再將兩種p與n型奈 米線交疊製成pn接面的二極體，如圖2-3(a)，量測其I-V特性，顯示出具有很好的整 流特性，如圖2-3(b)，而且與傳統pn半導體的接面電性相同，從他們的結果可以驗 證即使pn兩線接觸面積小(10 到10 cm )，交叉的矽奈米線仍具有很好的電性 接觸，且製作二極體元件非常簡單，只要將兩條奈米線交疊，在交疊接面就會形成 pn接面特性，同時也具有很好的二極體特性。

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圖2-3 (a)交叉的pn矽奈米線的SEM圖;(b)I-V特性分別是p-n、p-p與n-n接面，而黑色 和綠色曲線分別是p型與n型矽奈米線，紅色曲線是pn接面[7]。

(b) 奈米線金氧半場效電晶體

而在2003年Yi Cui與2006年Pai − Chun Chang等人製作出奈米線的金氧半場效 電晶體[8、9]，Yi Cui等人是以矽奈米線來製作金氧半場效電晶體，一開始所製作 出來的矽奈米線MOSFET電性卻沒有預期的好，而且還比平面式矽元件差，可能是 由於表面缺陷造成載子的散射與捕捉，因此進一步改善製程方式，發現藉由熱退火 與氧缺陷的保護層兩種方式可改善元件MOSFET特性，而且元件電性呈現出p型 MOSFET特性，同時提高了平均轉換電導值從45到800 nS與平均移動率從10~100 到200~1000 cm /V ∙ s以上，證明元件特性比平面式矽元件的電晶體特性較佳，如 圖2-4，因此覆蓋保護層後，元件對閘極電壓具有明顯反應，進而影響元件電性。

而Pai-Chun Chang等人是以氧化鋅奈米線來製作電晶體，同樣藉由保護層來改善元 件電性，此保護層是SiO /Si N 兩層組成的，覆蓋在氧化鋅奈米線的表面上方，

量測元件電性得出移動率高達4000 cm /V ∙ s以上，以及開關電流比為10 ，由移動 率大小可以決定載子速度以及轉換速度，以上研究成果表示奈米線電晶體是具有潛 力發展的元件，可應用高頻積體電路，如記憶體與邏輯元件。

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圖2-4 矽奈米線與SOI電晶體的元件特性比較[8]

(c) 奈米線金半場效電晶體

接者在2007年Ren-Min Ma等人將CdS奈米線製作成MESFET結構，而且成功做 出高效能(high performance)邏輯元件[10]。製作MESFET元件的優點是在半導體通 道與蕭特基閘極之間沒有介電層，藉由電容耦合(capacitive coupling)能夠產生很大 電壓與訊號功率增益，同時在半導體製程上製作簡單，再加上閘極可獨立控制單根 奈米線的通道導通。而本文章是利用Cds奈米線來製作出兩個相同n型通道的 MESFET結構，成功建構出高性能NOT邏輯閘(反向器)，此元件擁有極佳的電晶體 特性 ， 例如高開關電流比 (~10 ) 、低臨界電壓(~-0.4 V) ，以及低次起始擺幅 (~60mV/dec)。

隔年Ren-Min Ma等人又建構出互補式金半場效電晶體(CMES)反向器[11]，互 補式邏輯閘是由n型與p型奈米線導電通道組成的，主要是可降低靜態功率消耗，同 樣擁有高效能的奈米線CMES 反向器，此元件特性有低操作電壓(< 2V)、高電壓增 益(> 7)，以及很低的靜態功率消耗(< 0.3 nW)。

(d) 蕭特基二極體

另外在2010年Sachindra Nath Das等人在氧化鋅奈米線兩端鍍上不同材料的接 觸電極，一端是鍍上Ti/Au電極，與氧化鋅奈米線形成歐姆接觸，則另一端是鍍Au 電極，形成蕭特基接觸，成功量測出電流-電壓特性具有電流整流行為，表現出蕭 特基二極體的特性，如圖2-5[12]。

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圖2-5 ZnO NW蕭特基二極體在不同溫度下的I-V特性[12]

由以上不同奈米線成功製作出四種奈米線元件，分別是pn二極體、MOSFET、

MESFET與蕭特基二極體，電性表現都與傳統元件接近，因此未來都可用奈米線來 完成奈米電子元件，將這些高性能的電性進而發展具有功能性的元件，例如記憶體 與邏輯元件，最後再利用奈米線的集合技術，將不同功能性的元件組裝成多功能積 體電路，所以接下來在2-3章節介紹交錯式陣列元件的發展。

2-3 交錯式陣列(Crossbar array)元件的發展

首先，要先製作交叉奈米線形成更複雜與具有功能性的元件，甚至使用下到上 的方法來高密度量產，兩條交叉奈米線之電流-電壓特性一定要具有重複性，而且 也要有很大的閘極反應，所以在2001年 Yu Huang等人利用p-Si與n-GaN奈米線交叉 形成pn接面，同時證明電流整流特性具有重複性以及很大的閘極反應，也成功製作 出OR、AND與NOR邏輯元件[13]。

如圖2-6為由p-Si與n-GaN奈米線組合成的奈米線邏輯電路，本論文只介紹OR 與AND邏輯元件，先介紹OR邏輯元件，是由1條n-GaN與2條p-SiNW組合而成的，

兩者分別為輸出與輸入電壓，OR邏輯操作原理是當輸入電壓為低電位(0 V)時，則 輸出電壓為低電位(0 V)，此為logic 0，而輸入電壓只要其中一個為高電位(5 V)，則 輸出電壓為高電位(5 V)，此為logic1，如圖2-6 (B)、(C)為輸入與輸出電壓的邏輯符 號表示法，在圖2-6 (B)中的插入圖表示，若有一個輸入電壓固定為低電位(0 V)，另 一個V 會與V 為線性增加，而若其中一個輸入電壓固定為高電位(5 V)，其另一個V

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不管輸入多少，輸出電壓都是高電位(5V)。另一個要介紹的是AND邏輯元件，是由 1個p-Si和3個n-GaN奈米線組合而形成多個接面陣列，其中p-Si NW固定輸入5 V，2 個GaN NW作為輸入電壓源，則第3個GaN NW為輸入固定電壓當作一個電阻器，

AND邏輯操作原理是只要一個輸入電壓為低電位(0 V)，其輸出電壓為低電位(0 V)，

此為logic 0，而若兩個輸入電壓都為高電位(5 V)，其輸出電壓才為高電位(5 V)，此 為logic 1，本篇推測元件處於logic 0的原因是當V = 0 V時對應到pn接面的順向偏壓 為低電阻狀態，使得輸出電壓為低電位，而處於logic1是對應到pn接面的逆向偏壓 為大電阻狀態，此電阻大於固定電阻器，所以有較小電壓落在電阻器，因此輸出電 壓為高電位。

圖2-6 由p-Si與n-GaN奈米線組合成的奈米線邏輯電路，圖中的A~C為OR、D~F為 AND與G~I為NOR[13]。

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而在2011年Hao Yan等人設計出在交叉陣列中每兩條線交叉後會形成一個節點，

把節點的狀態當作是電晶體中的主動態(active)與不主動態(inactive)，類似於一個開 關元件，進而設計出邏輯電路[14]。一開始研究的是將兩條奈米線連結在一起，其 中一條奈米線上方有多重上閘極來控制NW FET元件輸出狀態，元件架構如圖 2-7(a)，在 NW1上方有4個獨立輸入閘極分別是G1-G4，然後將NW1的輸出連結到 NW2的輸入，圖中綠色圓點表示為NW1的1、3閘極節點和NW2的閘極節點是主動 態，則其他的閘極節點為不主動態。由元件操作方式來判斷閘極節點是否為主動態，

操作模式為分別獨立輸入NW1與NW2電壓源為2.5V和3V，先輸入G1電壓為0V與 1V間轉換，則G2-G4為0V，同時量測NW1與NW2的輸出電壓V 與V ，顯示V 在 高電位(2.2V)與低電位(0.2V)間轉換，而V 在低電位(0.6V)與高電位(3V)，如圖 2-7(b)，若將G1輸入改G3輸入，其他輸入為0V，則V 與V 輸出狀態具有相同轉 換結果，而若輸入改為G2或G4在0V與1V間轉換，則V 與V 卻沒有觀察到相同轉 換，因此G1與G3為主動態，G2與G4為不主動態。

圖2-7 連結式(Coupled)NW FET元件(a)元件示意圖(b)輸入訊號到G1-G4，輸出訊號 分別是NW1的V 和NW2的V [14]。

再者他們利用上下交錯方式來製作出具有全加器(full adder)功能的邏輯元件，

元件結構如圖2-8(a)，製程方式是先利用shear-printing方式平行排列Ge/Si奈米線，

再沉積一層Al O -ZrO -Al O 的介電層，最後使用電子束微影技術來製作輸入閘極 電極，製作元件完成後，由圖2-8(b)為1位元全加器電路的結構示意圖，可觀察出元

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件分為左右兩區，左區的輸出電壓透過外面黑色線來輸入到右區，從圖中顯示節點 上的綠色圓點為主動態，因臨界電壓小於2 V，所以定義為主動態，此決定電路的

件分為左右兩區，左區的輸出電壓透過外面黑色線來輸入到右區，從圖中顯示節點 上的綠色圓點為主動態，因臨界電壓小於2 V，所以定義為主動態，此決定電路的