矽奈米線場效電晶體之元件製備

SiNW-FET 的製備主要為：“top-down” (由上而下) 和 “bottom-up” (由下而 上) 兩種方法。“top-down” 的方法是透過光刻 (photolithography) 過程，並結合 電子束微影的技術，以對單晶矽晶片做物理蝕刻。而“bottom-up” 方法， 一般是 使用化學氣相沉積法 (chemical vapor deposition, CVD) 先合成矽奈米線，接著對 矽奈米線進行組裝，最後再以光顯影技術刻畫電極，完成元件的製備。

“Top-down” SiNW-FET

以“top-down”方法製造SiNW-FET，主要的工作在於運用絕緣體層上覆矽晶 圓 (silicon-on-insulator, SOI) 施予光刻加工。SOI晶圓結構包含三個部分：矽晶 圓基底、二氧化矽夾層 (約200-400 nm)、頂部矽層 (約50-100 nm)。如圖1-2所示，

“top-down”之製程需要經過蝕刻的標準程序，包括：反應性離子蝕刻 (reactive ion etching, RIE)、離子植入 (ion implantation)、電子束微影製程 (electron-beam lithography)、和熱蒸鍍 (thermal evaporation)，以連結矽奈米線和電極形成

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圖 1-2 利用“top-down”方法製造 SiNW-FET 之示意圖。首先將 SOI 晶片之上層 矽晶圓做低密度參雜，使具適當的低電導度；然後在特定區間做高密度參雜，使 其成為具高導電度之導體區塊。接著利用定向乾式蝕刻電漿，蝕刻出微米等級之 微米線結構。最後使用高能電子束蝕刻出奈米等級之矽奈米線¹²。

“Bottom-up” SiNW-FET

在“bottom-up”的製作過程中，首先是利用CVD方法生成矽奈米線，再藉由 各種不同的技術，將矽奈米線組裝在矽基底上¹²，最後透過光顯影、或電子束微 影技術以完成SiNW-FET的製作。

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以CVD 方 法 成 長 矽 奈 米 線 的 過 程 ( 圖 1-3 (i)) ， 係 依 據 氣 - 液 - 固 (vapor-liquid-solid，簡稱VLS) 的生長機制以完成²⁴。此法利用金屬奈米粒子做 為合成矽奈米線的催化劑，金屬奈米粒子之粒徑同時亦可控制合成的矽奈米線 之直徑大小。隨後 (圖1-3 (ii))，將矽奈米線懸浮於乙醇溶液中，並散佈在矽基 底的表面。接下來 (圖1-3 (iii))，將兩層光阻 (分別為LOR3A和S1805) 利用旋 轉塗佈法將其覆蓋於矽基底上，並透過光罩曝光、洗除照光後之光阻，製作出 微電極之預留空間。下一步驟 (圖1-3 (iv)) 則是利用熱蒸鍍法，鍍上金屬的源 極和汲極；最後 (圖1-3 (v)) 使用去光阻液 (remover PG) 除去殘餘的光阻層，

留下的金屬圖案便是所需的微電極。

相較於“top-down”，以“bottom-up”方法合成的矽奈米線具有：高結晶度、可 隨意指定摻雜密度、可控制覆蓋於矽奈米線上之氧化層的薄度 (2-3 nm)、和易掌 控矽奈米線直徑大小 (可輕易達 < 10 nm) 的優點。一般而言，此一方式所產生 的SiNW-FET，有較高的偵測品質，唯每一奈米線的各項性質參數可能有所差別。

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圖 1-3 使用“bottom-up”方法製備 SiNW-FET 之示意圖。首先利用 CVD 方法合成 出參雜有微量硼或磷之矽奈米線，接著將此矽奈米線塗佈於矽晶片上。接著以塗 佈光阻、曝光、顯影、蒸鍍等技術，製作連結矽奈米線兩端之微電極¹²。

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