轉阻放大器模擬結果與雜訊分析

Chapter 2 Transimpedance Amplifier

2.3 轉阻放大器模擬結果與雜訊分析

轉組放大器的增益響應與群體延遲如圖(2-6)，輸入訊號速度 10 Gbps、大小 20

μA

pp的輸出眼圖如圖(2-7)

(a)

(b)

圖(2-6) 轉組放大器的(a)增益響應與(b)群體延遲

FF SS

TT

0 20p 40p 60p 80p 100p 120p 140p 160p 180p 200p

Time (s)

Chapter 3 Limiting Amplifier

光電流訊號經由前端的轉阻放大器放大後，輸出的電壓訊號振幅往往很小，

當輸入的電流較小時轉阻放大器的輸出電壓大約只有數個 mV，這樣的電壓大小在讓後端的時脈資料回覆(Clock and Data Recovery，CDR)電路做判讀時，會導致不正確的資料串列回覆。為了解決這問題，必頇在轉阻放大器之後增加一後級電壓放大器來將電壓訊號振幅提高到時脈資料回覆電路可正確判讀的邏輯位準範圍，因此後級限幅放大器的增益和頻寬規格將必頇夠大夠寬，這樣才能完整地將訊號傳送到後端的時脈資料回覆電路。

在此章節中，將針對一個無電感的後級限幅放大器的各項規格、架構演進、

以及細部電路數學分析做進一步的討論。

3.1 設計規格考量

增益 (Gain):

在光通訊系統中，後級限幅放大器的功用在於將轉阻放大器的輸出電壓訊號振幅提高至時脈資料回覆電路可正確判讀的邏輯位準範圍，因此後級放大器的電壓增益大小至少必頇為前級轉阻放大器的最小輸出訊號振幅和數位電路可解之電壓位準振幅之間的相對倍數，目標大約是將幾個 mVpp放大至 3~4 百 mVpp，因此後級放大器的增益要求大約為 30 dB~50 dB。

頻寬 (Bandwith):

光通訊系統接收端電路頻寬往往由前級的轉阻放大器所決定，大約會設計成資料傳輸速度的 0.7 倍，所以為了不使接收機整體因串級後級放大器而造成整體頻寬下降，產生 ISI 問題。後級放大器目標頻寬將定在資料傳輸速度的 1~1.2 倍。

因此此篇論文第一顆操作於 10 Gbps 傳輸速度的後級放大器頻寬大約設計在 10 GHz，而第二顆操作於 40 Gbps 傳輸速度的轉阻放大器則也希望設計在 40 GHz 左右。

輸入偏移電壓 (Input Offset Voltage)

雙端差動式後級放大器的偏移電壓問題將嚴重影響接收器表現，由其一般的後級放大器通常都是採用多級串接的方式來達到高增益，因此每一級的元件大小、

Vt 電壓、以及負載電阻等各項誤差會一直累積下去，導致偏移電壓可能會越來越嚴重，進而造成如圖(3-1)所示的問題。當訊號的 DC 電壓準位偏移時，限幅後的波形在經由邏輯電路判讀後會出現高準位與低準位的工作週率(Duty cycle)不是各一半的問題，訊號失真以及接收器敏感度下降的問題也將因此接踵而至，故在後級放大器架構中消除偏移電路(Offset cancellation)是非常重要的機制。

- V

_OS

+ V

0 V

v

_in

Duty Cycle

=50%

Duty Cycle Mismatch

LA

圖(3-1) 後級放大器在有無 DC 偏移時個別輸出波形圖

AM-to-PM 轉換

因為後級放大器大增益的關係，相位位移量會隨著振福增加，尤其後級放大器的後段輸出電壓往往都已經達到飽和，所以其放大器電路操作已非線性，當訊號較大時 AM 調變轉成為 FM 調變的現象將更為嚴重，而光通訊的輸入訊號為偽隨機二進位置序列(Pseudo Random Binary Sequence，PRBS)訊號，因此若要改善這個問題就表示後級放大器的群速延遲變異量(Group Delay Variation ) 必頇要小，一般可接受的群速延遲的變異量(

 

)要少於±10 ﹪的位元時間，所以 10 Gbps 資料傳輸的

 

標準大約要控制在±10 ps 以內，而 40 Gbps 資料傳輸的

 

標準大約要控制在±2.5 ps 以內，如此一來才能盡量減低 AM 調變轉為 FM 調變產生的 Jitter 量[14]。

23 了提高放大器的頻寬，常常會採用 Cherry-Hooper 放大器的回授機制來降低節點等效阻抗，所以我們可以假設每一級的放大器的轉導方程式可近似成一個 2

24 度快很多，因此當串接級數增加時，增益頻寬乘積(Gain Bandwidth Product，

GBW)就可以一直上升到某個極限，而這個極限會參照以下兩點來做分析與考量:

1. 輸入參考雜訊(Input-referred noise) :

若因增益變大的速度會比頻寬的下降速度快很多而一直以降低單級放大器的增益來換取較高的單級頻寬



_s的話，單級放大器將會產生更高的輸入參考雜訊(Input-referred noise)，進而導致整體放大器的敏感度下降。所以在選擇級數時，雜訊往往是決定上限值的關鍵指標。

接著將分析當串接相同且具有 Butterworth 頻率響應的單級放大器時，在增益和頻寬選定的情況下，經過計算後所得到單級放大器的頻寬(

BW )與後級放大器整

_cell 體頻寬(

BW )之間的關係式如下:

_tot

25 表現平坦，必頇讓單級放大器符合 Butterworth 的頻率響應，好讓增益峰化值 (Gain peaking)再經過串接多級後還能保持較小的增益變異(Gain variation)。

而由上面分析的頻寬關係式可以發現單級放大器的頻寬規格是設計上的主

3.3 提出的後級限幅放大器

針對前面歸納出來的幾點設計要點與瓶頸，這邊提出一個後級放大器架構來來加以改善，以下將概括敘述，主要想法是希望利用逐級套疊式的主動回授分離每一節點的等效阻抗，並且由於逐級增加回授的關係，可以讓整體後級放大器有如一個閉迴路的單級高階濾波器，並且藉由回授系統的數學調整回授的匯入和匯出點，將一整串列的後級放大器等效分解成數個獨立的轉移方程式相乘積，進而觀察出逐級套疊式主動回授如何改善增益峰化值累積的問題。此外，為了解決串接多級放大器造成 DC 偏移量逐級累積而導致訊號失真的問題，這邊也加入了消除 DC 偏移的電路架構，利用被動元件組成低通濾波器以及減法器來消除後級放大器產生的 DC 偏移電壓以及前端轉組放大器的不平衡訊號，本章節將再做更清楚的架構探討與分析。

3.3.1 逐級分析節點等效阻抗

為了設計高頻寬的後級放大器，這邊和轉組放大器中的核心放大器一樣選用 Cherry-Hooper 放大器的回授機制來當基本的設計理念，在第一章提過一般傳統 2 級式和 3 級式 Cherry-Hooper 放大器因為節點的迴路增益(Loop gain)都相同，

所以節點的等效阻抗因此相同，其架構與節點等效阻抗數學式分別如圖(3-2)與式子(3-5) (3-6)所示。而若是以此放大器架構做為增益單位來進行串接的話就會導致極點位置全部重覆，如此一來會造成整體後級放大器增益下降更快速，導致頻寬嚴重不足。

中高階方程式的個別回授參數並不好設計，故這裡並非以這些方程式做為設計的唯一依據。由架構可以觀察出第一級與最後一級差動對輸出點的迴路增益(Loop gain)較其他輸出節點來的小，且後級放大器後面接的是的大電流緩衝器(Buffer)，

因此對後級放大器的最後一級回授因子必頇做對應比例的增強，故F ( )₁

s 與

F ( )₇

s

將設計的比其他回授因子大。經過以上的分析與模擬證明此架構可以在保持整體放大器增益響應的平坦度下善用增益鋒化值來有效地讓頻寬上升。

3.4 偏差消除電路

由於後級限幅放大器為多級式架構，每一級的元件大小、Vt 電壓、以及負載電阻等各項誤差會一直累積下去，導致 DC 偏移電壓可能會越來越嚴重，造成限幅後的波形在經由邏輯電路判讀後會出現高準位與低準位的工作週率(Duty cycle)不是各一半的問題，致使訊號失真以及接收器敏感度下降。所以後級放大器必頇加入了消除 DC 偏移的電路結構，利用回授低通濾波器以及減法器來消除後級放大器產生的 DC 偏移電壓以及前端轉組放大器的不平衡訊號，以下將針對細部電路做解說。

3.4.1 低通回授路徑

如圖(3-11)(3-12)、由架構可以知道低通回授式偏差值消除電路不會影響到整體後級限幅放大器操作速度，利用被動元件組成低通濾波器，萃取出輸出電壓接近 DC 時的電壓值，再利用減法器將輸入與輸出之間的 DC 準位相減，藉由得到的誤差值在第一級調整電流分配，進而改善輸出與輸入 DC 準位上的差距。

Offset Cancellation Circuit

v

fb+

v

fb-v

out

LA & Buffer

V

+

由式子可以得知整體方程式多了一個零點於



_p，和一個極點於

^

 ¹ ^ H

^ 

，低通濾波器的回授路徑導致後級放大器的增益響應成為一個戴通濾波器型式 (Band-pass filter)，而低頻的轉角頻率一般都設計大約在 KHz 左右等級的頻段以避免影響到偽隨機二進位置序列(PRBS)訊號的傳輸。

3.5 模擬結果

為了設計一個在 90 nm CMOS 製程下能操作於 10 Gbps 的 OEIC，因此後級限幅放大器的設計目標頻寬定為 10 GHz、增益則定 30 dB，其增益響應與群體延遲如圖(3-14)，而輸入訊號速度 10 Gbps、大小 20 m

V

pp的輸出眼圖如圖 (3-15)。

(a)

(b)

圖(3-14) 後級限幅放大器的(a)增益響應與(b)群體延遲

圖(3-15) 後級放大器於 10 Gbps、20mVpp輸入信號的輸出眼圖

經過 HSPICE 模擬，後級放大器累積到 10 GHz 的輸入參考雜訊電流大約為 290 μVrms，整理過後的後級放大器規格如表(3-1)所示。

表格 2 (3-1) LA 規格

Spec. Gain BW Input-Referred

Noise Power LA 33 dBΩ 10.8 GHz 290 uV

rms

43.2mW

Chapter 4 Adaptive Equalizer and Buffer

為了成功整合逆偏壓 1.2 V 的 CMOS 積體化長條式空間調變之光感測器光感測器(Strip type Spatially Modulated Light Photodetector)來接收 10 Gbps 的 850-nm 光源訊號，必頇設計一個適應性等化器(Adaptive Equalizer)來補償糟糕的 CMOS 感測器頻寬，並且為了防止當資料樣型(Data Pattern)不理想時，造成等化系統的補償機制出現偏差，因此再增加了另一個控制迴路來調整取樣補償量的準則，進而完成一個具有對資料樣型容忍(Data Pattern Tolerant)適應性等化器。

以下會先從適應性等化器的架構以及操作機制做分析，接著概略說明 CMOS PD 的物理特性之後再一一介紹各個局部的電路設計。

圖(4-1) 適應性等化器(Adaptive Equalizer)系統架構

圖中的下半部即為萃取頻譜功率並且產生控制電壓的偵測迴路，而圖形中的左邊的控制迴路是用來平衡失真的訊號頻譜[13]，而為了讓 OEIC 獲得具有資料樣型容忍度 (Data Pattern Tolerant)和資料速度容忍度(Data Rate Tolerant)功能的操作特性，因此在圖形的右半邊增加了另一個控制迴路。利用左邊的增益補償控制

迴路和右邊的濾波器轉角頻率(Corner frequency，fc) 控制迴路分別產生 Vgain 和 Vfc 兩個控制電壓: Vgain 用來決定等化濾波器(Equalizing Filter)對失真的轉組放大器輸出訊號高頻增益補償量; Vfc 控制的則是頻譜偵測架構中濾波器的

在文檔中 CMOS光通信接收機設計 (頁 30-0)