第一章、緒論
於1958年，J. Kilby和R. Noyce發明了第一個積體電路，在二十世紀徹 底改變人們的生活。至今，積體電路的發展依然遵循著摩爾於四十年前所 之製程（Chip to Module）；第二層級是將第一層次封裝完成的元件組合於 印刷電路板上的製程（Module to PCB）；第三層級則是把數個電路板組合 於主機板上（PCB to mother board）。
電子封裝主要目的有四：訊號的傳輸、電源的供應、散熱的功能、晶 片的保護。而隨著電子產品越來越走向微小化，高效能化的發展，第一層 級的封裝技術將面臨許多挑戰。為了縮小晶片體積及增加 I/O 數，傳統的打 線接合（wire bonding）方式（圖 1-2）[2]，因僅可在晶片周圍連接導線，
接點數目與晶片邊長有關。隨著晶片尺寸的微小化，打線接合方式無法提 高接點密度的需求。而覆晶接合（flip-chip）方式如（圖 1-3）是利用焊錫 凸塊朝下的接合方式，此技術最早來自 IBM 於 1960s 所發展的 C4 製程[3]，
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利用陣列分布的高鉛銲錫隆點（solder bump）做接合，具有小體積、增加 接合密度及自組裝（self-alignment）等優點，亦可減少材料、降低成本，之
在電性量測方面，主要有兩種方法，一種為凱文銲錫結構（Kelvin bump probes），另一種為雛菊花環結構（Daisy chain structure）。早在70年代就 有人使用凱文結構在Al stripe上做電性分析，但卻很少使用在覆晶焊錫電性 的相關研究。過去大多是利用雛菊花環結構做為覆晶銲錫接點電遷移研究 中的電性觀測，但由於雛菊花環結構對於覆晶銲錫接點內的微小變化極不 敏感，無法對於銲錫接點電阻變化做精確的觀測，僅可偵測到銲錫接點的 破壞；而凱文銲錫結構可針對欲量測的指令範圍做電性的觀測，且可避除
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接點電阻對電性量測的影響。由先前研究的結果顯示，可以利用凱文銲錫 凸塊結構精準量測電阻變化量，確實分辨出電遷移造成的不同階段孔洞成 長[3]。因此本篇研究選用無鉛錫銀銲錫作為電遷移測試接點，並使用凱文 結構在150℃時外加1.8 A量測銲錫凸塊的電阻變化，來討論在低銲錫高度的 焊錫接點在電遷移測試下對電遷移壽命與破壞模式的影響。由實驗結果顯 示，其破壞模式和過去研究大不相同。在初始階段，因銲錫轉換為介金屬 化合物造成電阻逐漸上升，而之後電阻維持在一個定值，是因為焊錫已經 完全轉換為介金屬化合物，具有良好的抗電遷移特性。最後階段，阻值又 再次上升，其原因為電遷移所造成的孔洞而導致阻值上升。
此外，為了瞭解試片的破壞模式與矽晶片的應力是否有關係，我們使 用了國家同步輻射中心光束線17B1實驗站的八環X光繞射儀，對不同加熱通 電時間後的試片進行探討。其結果顯示焊錫接點內的破壞，並無發現因應 變變化所造成的crack，而隨著加熱通電時間增長，應變變化會傾向less compressive。
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圖1-1 各封裝層級示意圖[1]
圖 1-2 打線接合示意圖[2]
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圖 1-3 覆晶接合（flip-chip）示意圖
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之後在 1914 年，Skaupy 提出電子風（electron wind）的觀念，如（圖 2-1）
所示，來量化電遷移所造成的質量傳送。起初，電遷移的研究對象主要為 金屬導線，以 Paul S. Ho 與 Thomas Kwok[4]等人最具代表性。直到 1990 年 晚期，因覆晶封裝開始被廣納採用，其電遷移現象也開始被討論，以 Tu K.
N.最具代表性。Seith 與 Wever 也以定位點（marker）的運動，來量測遷移 的位移量。此方式在測量電遷移上，後來成為標準的方法。