第一章 緒論
本章節主要在探討本論文的研究背景與動機、研究目的與方法，並大略說明 各章節的主要內容與重要特性。
1.1 研究背景與動機目的
在科技產業研發或醫學工程上生物細胞檢測等應用中，光學測量技術因為具 有非侵入性質的優點而受到廣泛使用，現今的數位全像顯微鏡(Digital Holographic
Microscopy, DHM)[1]即為其中一種非侵入性質的影像擷取工具，其不只可以測量 細微之物體，還可以針對物體的三維影樣測量相位的改變，對於測量三維物體有 很大的貢獻。全像術是由Dennis Gabor於1948年提出[2]，當初是為了解決電子顯 微顯微鏡技術及性能上的問題，由於此技術可以記錄完整光波資訊，理論上可以 把完整的三維影像重新產生出來，因此被命名為全像術(Hologram)。隨時代進步，
全像片記錄介質已由傳統的底片等化學材料演變為數位化記錄方式，而數位全像 顯微鏡能夠有效的讀取光學上透明（transparent）的或是反射性（reflective）的樣 本 之 振 幅 （ amplitude ） 和 相 位 （ phase ） 等 資 訊 ， 並 且 利 用 感 光 藕 荷 元 件
（charge-coupled device, CCD）或是互補式金屬氧化層半導體（complementary
metal oxide semiconductor, CMOS）記錄包含樣本資訊的數位全像圖，基於這樣的 特性，其目前已被廣泛的使用在微結構、活細胞與微生物等方面的分析與檢測。
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Radar (SAR)/Interferometric Synthetic ApertureRadar (InSAR)[3,4]、核磁共振攝影 (MRI)[5]等方面，也可利用相位展開法則來重建相位資訊。
第一章 緒論 複雜度，對於一些將數位全像顯微鏡架設於可攜式的嵌入式系統上，且希望能夠 立即顯示還原後影像的相關應用中，若使用這些計算複雜度高的演算法，往往在 設計上會遇到幾種常見的困難。其一是受限於一般嵌入式系統有限的運算能力，
對於實現這些高計算複雜度的演算，可能會有執行時間過長問題，即使透過個人 電腦以軟體來實現的方式，也未必能在極短的時間內立即取得還原過後的影像，
尤其當影像的維度越大時，所花費的時間將會更加冗長；其二是受限於嵌入式系 統的有限資源，當設計越複雜硬體電路時，通常所使用資源也會消耗越多，隨著 影像維度越大，資源消耗也會增加，又由於資源問題，對於電路中資料表示也必 須錙銖必較，若使用太多位元表示一資料，可能造成資源的浪費，相反的，若使 用太少位元表示一資料，則可能造成計算精確度的下降，導致最後結果不佳。
為了解決以上這些問題，本論文提出一套由菲涅耳轉換搭配相位展開法則的 硬體電路架構來執行全像圖重建運算，利用這樣的硬體架構設計，能夠克服一般 嵌入式系統上運算能力的限制，大幅縮短運算所需要花費的時間，且此硬體電路 大多使用浮點數計算，因此能夠迅速且正確的得到與軟體實現相似的還原結果。
同時本論文所提出的硬體電路架構具有高精確度、低硬體資源消耗、低功率的優 點，因此非常適合使用於嵌入式的DHM系統。
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1.2 研究方法
為了使設計出來的電路具有較低的硬體資源消耗、較低功率消耗以及高精確 度等優點，且必須求出正確相角並修正受到雜訊破壞的影像相位資訊，本論文根 據以傅立葉轉換(Fourier transform)為基礎的全像圖重建演算法及相位展開法則演 算法[12]提出一個硬體架構，最後計算出的結果會得到一個最小平方誤差解
(minimum squared error solution)。
本論文提出的硬體電路架構主要分為三大部分，分別是菲涅耳轉換電路 (Fresnel transform circuit)、相位展開法則電路(Phase unwrapping circuit)以及嵌入式 記 憶 體 (on-chip RAM) ， 其 中 菲 涅 耳 轉 換 電 路 又 分 為 菲 涅 耳 轉 換 前 單 元
(pre-transform unit)、快速傅立葉轉換單元(FFT unit)、菲涅耳轉換後單元(post – transform unit)，而相位展開法則電路則分為相位展開轉換前單元(pre-transform unit)、離散餘弦轉換單元(DCT unit)、相位展開轉換後單元(post –transform unit)。
菲涅耳轉換電路及相位展開法則電路為運算單元，負責執行菲涅耳轉換和相 位展開法則中所需的運算，並且都是以管線化(pipeline)架構的方式實現，來最大 化(maximize)電路整體的throughput。On-chip RAM 則是負責儲存各運算單元的運 算結果與提供各單元運算的來源資料，搭配各運算單元各自的控制器(controller) 以及位置產生器(address generator)自動產生訊號和記憶體位置來存取on-chip
RAM中的資料，減少花費在處理資料存取上的時間。
第一章 緒論 在硬體電路設計中，運算時通常使用定點數(Fixed-point)來進行運算，其中所 存在的問題是，設計者必須決定要將小數點設定在哪一個位數，因為表示資料的 寬度有限，若是設計不佳則容易導致最後運算結果不佳，尤其是一些會使用到之 前運算結果的計算，因為精確度不足所導致的誤差會不斷累積；因此本論文中除 了相位展開轉換前單元之外，其餘電路皆以IEEE 754單精度浮點數格式進行運算，
其可表示範圍較大、誤差較低，可降低誤差累積，提高整體電路運算精確度，另 外，浮點數表示具有固定格式，不會隨數字變大而使位元數變多，可以確保資源 消耗量不會隨圖片增大而增加。
本論文提出的硬體電路架構整合在以FPGA(Fields Programmable Gate Array) 為基礎的可程式化系統晶片(System on Programmable Chip, SoPC)[13]平台，來實 際測量電路的運算時間以及驗證執行結果。而使用SoPC的優點在於可以重複的更 改與驗證設計中的電路，使得設計的彈性佳，帶給設計者極大的便利性。除此之 外，也會使用Intel Core I7的CPU以軟體實作相同的演算法則，此目的除了將軟體 的執行時間與經由本論文提出的硬體架構的執行時間相比較，也用來驗證本論文 硬體架構運算結果之正確性。
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1.3 全文架構
本篇論文共分為五個章節，以下為各章節內容概述：
【第一章】緒論
說明本論文的研究背景、動機、目的、方法及本文架構。