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割正確率卻會隨著雜訊的增加而跟著降低。在 FCM 中加上空間(Spatial)資訊可以 有效的提高有雜訊影響下的影像分割正確率 [2, 5]。
有些對於基礎 FCM 可以快速計算的演算法 [6, 7, 8]，也可以用來加速 KFCM 的計算速度。然而，這些快速的演算法是用於軟體的實作上。因此只能加速一定 範圍內的效果。雖然有許多對於 FCM 的硬體架構 [9, 10, 11] 已經被提出，這些 架構卻僅僅只用於基礎的 FCM 演算法則。此外，在論文 [9] 的硬體架構中，該 設計是以類比電路為基礎。因此分群的結果很難直接被用在數位電路的應用上。
雖然在論文 [10] 的架構是用於數位電路，而該架構卻僅僅用於分群數為兩群的 狀況，對於要分比較多群的狀況會不敷使用。在論文 [11, 12] 中，其所提出的 FCM 硬體架構，是用於數位電路且可以做分群數為兩群以上的電路。然而，在 [11, 12] 中所提出的電路架構並沒有加入空間資訊的設計。另外，在現有的論文 [10, 11, 12] 所提出的硬體架構中，都是建立於定點數的表示。若在實作時使用的是浮 點數的表示，FCM 的分群結果或許可以被提升。
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1.2 研究動機與目的
基於上一節所敘述，本論文的目標就是對於 KFCM 演算法提出一個創新的硬 體架構用於處理在雜訊影響下的影像分割。在本論文提出的 KFCM 中，使用的是 高斯的核函式 [2, 3] ，因為其對於圖形能夠做有效的分群和處理。空間資訊
(Spatial Constraint)也被加入了進來，用來強化對於雜訊抵抗的能力。而本論文提 出的硬體架構，使用的是浮點數的計算方式，也因此分群出來的結果可以和軟體 算出來的結果相符合。此電路架構可以有效地計算核函式、權重係數以及質心，
像是同步地計算權重係數以強化電路的效率。此外，此電路架構把在對於每筆資 料做分群所需計算的權重係數矩陣以及質心合併成一次電路的流程，也節省了許 多的儲存空間。本論文所提出的電路藉由現場可編程輯閘陣列 (FPGA) [13] 實 作。在實作時，藉由可程式化系統晶片 (SOPC) 上將所提出的客製化電路和整塊 板子的電路結合，可讓板子上的處理器運算時使用此塊客製化電路，達到量測上 面的加速效果。所提出的架構，相較於軟體的 Intel i5 處理器，擁有很高倍的加速 結果。而和傳統的 FCM 演算法比起來，此架構也包含了在處理有雜訊的圖片下，
可以得到相當好的圖片分割結果。
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1.3 全文架構
本篇論文共分為五章，以下為各章的內容概述：
【第一章】緒論
說明本論文的研究背景、研究動機、研究目的和全文的架構。