自從第一個積體電路被Jack Kilby和Robert Noyce在1958年發明後，積體 電路在二十世紀徹底改變人們的生活。由於積體電路的發展至今依然遵循 (Chip to Module)；第二層級是將第一層次封裝完成的元件組合於印刷電路 板上的製程(Module to PCB)；第三層級則把數個電路板組合於主機板上 (PCB to mother board)。本研究著眼在第一層級的封裝。
在積體電路發展過程中，內導線的連接方式為了迎合電子產品逐漸的微 小化、高效能化、與多功能化，各個時期發展出獨特的封裝技術(如圖1-2)，
由 引 腳 插 入PTH(Pin Through Hole) 的 連 接 型 態 進 化 到 表 面 黏 著 技 術
SMT(Surface Mounting Technology)。此時，最具代表與發展性的封裝方式 為覆晶式(flip-chip)封裝(如圖1-3），此技術最早來自IBM於1960s所發展的 C4(Controlled Collapse Chip Connection)製程[2]，最大的突破點，應用面積 陣列(Area Array )的概念，將晶片上的銲墊置於晶片中央，再利用銲墊上形 成 的 金 屬 凸 塊 與 基 板 相 連 ， 而 非 以 往wire bonding的 周 列 式 連 接 技 術 元件含有鉛元素；美國NIME(national electronic manufacturing initiative)推動
無鉛的組裝計畫，預期在2004 年達到完全無鉛的目標，這些法案內容大致 成”soft error failure”。
然而，對於業界而言，他們在乎的是如何準確預測一個元件的使用壽 命，J. R. Black於1969年提出的生命週期法方程式mean time to failure
（MTTF）可以用來描述電遷移的行為[5]，其中活化能的高低代表著抗電
著銲錫凸塊單純因電遷移造成破壞的能量；另外一點在於無法準確的修正 電遷移測試下銲錫凸塊的溫度，也會造成活化能值估算上的誤差。然而活 化能對於元件壽命的估算會有很大的影響，因其處在Black’s equation中的自 然指數項，即便活化能的估算有一點點的誤差，但對於平均破壞時間的估 算卻會有很大的差易可能達到數倍甚至數十倍，活化能也就喪失其重要性。
本研究就是要利用凱文銲錫結構(Kelvin structures)，如圖1-4所示，研究 銲錫受電遷移影響而產生的破壞。而在過去利用凱文結構在積體電路上做 電遷移觀測的相關研究可回溯到70年代，在Al stripe上利用凱文結構做詳細 的電性分析，該結構可針對欲量測的指令範圍做電性的觀測，且可避除接 點電阻對電性量測的影響。在此我們就是要利用其選擇性量測的優點，量 測單一顆銲錫凸塊因電遷移造成的初期破壞並以此破壞標準的時間來估算 其活化能，然而銲錫凸塊的溫度修正，也是選擇性量測特點的應用，量測 鋁導線在電遷移下的電阻變化，利用鋁導線的TCR效應轉換成其溫度來修 正，細部過程將於後續進一步介紹。
圖1-1 封裝層級示意圖
圖 1-2 封裝技術的發整與趨勢
圖1-3 C4 製程流程圖
圖1-4 Kelvin structure 在半導體電性量測示意圖