通用异步收发器

任何串口的核心都是通用异步收发器(Universal Asynchronous Receiver Transmitter，

UART)芯片。UART 控制把计算机内的并行数据变换成串行数据，把串行数据转变成原来 的并行数据。

最初的计算机使用 INS 8250 UART，为了能更好地适应高速通信，目前在 INS 8250 的基础上已经发展了多个高级版本。接下来将以 INS 8250 为例讲述 UART 的应用。INS 8250 的外部引脚如图 5.8 所示。

其中，CPU 侧引脚信号有：

l D7~D0 为 8 位双向三态数据线 l CS0，CS1 和CS2^————为片选线

l ^{—————}AD S为地址选通线(锁存片选和内部寄存器选择) l DISTR 和 DIST R^{———————}为数据输入选通(读 R 允许) l DOSTR 和DOS T R^{————————}为数据输出选通(写 R 允许) l A0，A1 和 A2 为内部寄存器选择信号

l CSOUT 为片选输出信号(为高表示该片被选中) l INTR 为中断请求输出信号

l MR 为主复位输入信号

图5.8 INS 8250 的外部引脚 外设侧引脚信号有：

l SOUT，串行数据输出 l SIN，串行数据输入 l XTAL1，外部时钟输入端 l XTAL2，基准时钟信号输出端

l RCLK，接收时钟输入，可与 BAUDOUT 相连

l DDIS 为驱动器禁止信号(禁止处理器和 8250 在数据线上的收发器动作)

l ^{——————}OUT1和^{——————}OUT2由用户指定的输 出端。MODEM 控制寄存器的第二、第三位 决定

l BAUDOUT———————————

工作时钟输出，F^工作时钟=F^基准时钟÷除数寄存器=传送波特率×16 l ^{—————}D S R，数据设备就绪，输入线

l ^{—————}DT R，数据终端就绪，输出线 l RI，振铃指示，输入线

l ^{——————}RLSD，接收线路信号检测，输入线 l RTS^————，请求发送，输出线

l CTS^————，清除发送，输入线

图5.9 是 INS 8250 内部结构，从中可以看出该芯片实现了 CPU 并行数据到串行数据 和串行数据到并行数据的转换。各种控制、状态和缓冲寄存器在 INS 8250 的工作中扮演 着重要的角色。CPU 根据不同的地址对各个寄存器进行访问。INS8 250 有 10 个可编程寄 存器，由A0、A1、A2 和线路控制寄存器(LCR)的 DLAB 位组成译码选择。寄存器的分配 如表5-1 所示。

图5.9 INS 8250 的内部结构 表5.1 寄存器地址表

DLAB A2A1A0 寄存器

0 000 接收缓冲寄存器 (RBR) (读)，发送保持寄存器(THR)(写)

0 001 中断允许寄存器(IER)

1 000 波特率除数寄存器(低字节)(DLL)

1 001 波特率除数寄存器(高字节)(DLM)

X 010 中断识别寄存器(IIR)(读)，FIFO 控制寄存器(FCR)(写)

X 011 线路控制寄存器(LCR)

X 100 MODEM 控制寄存器(MCR)

X 101 线路状态寄存器(LSR)

X 110 MODEM 状态寄存器(MSR)

X 111 草稿寄存器(SCR)

下面分别介绍各个寄存器的使用方法。

1—1.5 位(D1D0=00) 2 位(D1D0<>00)

l BI—终止识别标志

INS 8250 芯片输入的基准时钟频率为 1.8432MHz，若波特率为 4800b/s，则波特率除 数寄存器中应填入0x018。

00—MODEM 状态(CTS、DSR、RI 和 RLSD)改变中断，优先级最低 01—发送保持寄存器空中断，优先级次低

0—使能

RLSD ΔDSR ΔCTS

图5.15 MODEM 状态寄存器(MSR)

8. FIFO 控制寄存器(FCR)

用于反映 MODEM 的工作状态，该寄存器只有在 16550 以后的型号才有。如图 5.16 所示。

TFC

D2 D1 D0

D5 D6

D7

0 D4

RTPM D3 0

RTL0

RTL1 RFC FEN

图5.16 FIFO 控制寄存器(FCR) 用法说明如下。

l RTL[1:0]—接收端中断触发器阈值 00—1 个字节

01—4 个字节 10—8 个字节 11—12 个字节

l RTPM—接收发送引脚模式选择 l TFC—清除发送 FIFO 缓冲器 l RFC—清除接收 FIFO 缓冲器 l FEN —允许 FIFO 缓冲器工作