由於DDR2 SDRAM此部分電路運作速度為200Mhz以上，甚至在Data Bus部分其 400Mhz
信號轉換速度高達 以上。除了線路邏輯要正確無誤之外，在Physical方面而言，
所有這部分的信號都已經進入到需要以Transmission Line考慮的程度。因此在PCB Layout時必須遵守許多規則以及嚴格的Timing需求以確保信號的完整性。在 JEDEC79-2C中詳細的描述了DDR2 SDRAM各信號群組的Timing規格，而根據
”Micron:TN-47-20: Point-to-Point Package Sizes and Layout Basics Introduction”所建議的 Layout規則，我們大致可將相關信號分為幾個群組，並且分別使用對應的Layout規範：
DDR2 DATA
1. 採用正確的繞線拓樸邏輯，在使用多顆 所組成的系統中，所有的 與 STROBE信號線必須使用點對單點（point to single point）方式連接。而位址信號
（address signals）、控制信號(control signals)、命令信號（command signals）等則 使用單點對多點（point to multi-points）的繞線方式；且必須要符合等長的（matched）
所示：
36 等長（Matched）的樹狀繞線樣式 圖
DDR2 SSTL_18
2. 由於所有的 信號都是 的標準準位，而所有接收端判斷信號邏輯狀態 是經由輸入信號與參考電壓（reference voltage Vref， ）的差異而決定。Vref電壓準 位必須是VDDQ（1.8V）的二分之一，誤差不得大於正負300mV。根據JESD79-2C 所建議的Vref最好是在 0.49VDDQ到 0.51VDDQ。所以在Layout時需要特別注意到保 留適當空間以避免其他信號之干擾，並且盡量靠近CPU的Vref腳位。並且以較寬的 走線連接到DDR2 SDRAM晶片上。
3. 高速Data bus信號切換時所形成的串音（Crosstalk）若是耦合到其他信號時，將會 造成系統失誤。因此Data bus信號線與其他信號線平行時，必須保持適當的間距
（Clearance）以避免串音干擾的問題。同時也盡量減少鄰近的不同信號線之間平行 長度。
DDR2 differential signals
4. 在 中有三種信號類型：差動信號（ ），雙向信號（bidirectional signals）以及單向信號（single ended signals）。每種信號都有不同的終端需求：
CK CK 100 120ohm
z 差動信號：必須在 與 ＃的最尾端加上一個 至 的電阻。或 是在第一個分支點上加入。本系統的PCB Layout處理方案是在第一個分支 點上加入100 ohm的終端電阻。請參考圖 37。本系統PCB線路設計採用的
是Option 1。
37 Clock繞線與終端電阻的擺設 圖
Address command control CPU DDR2
z 單向信號： 、 及 信號都是經由 發出到 的
單向信號，若是所有TRACE長度可以保持在2.5英吋（63.5公釐）內的話，
則不需要使用任何終端處理。
DATA STROBE MASK
z 雙向信號：所有的 與 及 信號，分必須別根據不同的
BYTE分組（BYTE LANE），而組成BYTE LANE的信號彼此之間延遲時 間需在15-20ps內。且不同BYTE LANE之間的延遲時間需在60-70ps之 間。這些信號可以使用DDR2內建的ODT On Die Termination（ ），經由設 定Mode register去選取50 70 120ohm、 、 的終端電阻值，而不需要其他的 額外終端處理。
38 個別的bits與Byte lane等長（以32 Bit Bus為例）
圖
PLANE
5. 參考電壓與接地層的配置在這裡是非常重要的，由於良好的 配置可以形成 遮蔽以避免其他雜訊，並且可讓高速信號的return path得以完整。在高速數位信號中，
signal的return path是跟著原始信號走線底下返回到信號輸出晶片。若是return path被截斷 時，會使得return current需要繞道，這將造成return current繞道所經過的信號線受到干 擾。並且將會影響到阻抗匹配而破壞本身的信號完整性。所以必須注意將CPU中DDR2 SDRAM所有相關腳位與DDR2 SDRAM晶片所在之處構建一個連續完整的PLANE 。
圖 39為DDR2 SDRAM的Top layer圖。為了要達到等長的規範，因此有些繞線必須 使用蛇行線以調整長度。所有的走線彼此距離間隙盡量維持在線寬的兩倍以保護線路彼 此不互相干擾（crosstalk）。圖 40與圖 41為內部走線層，大部分的Address與Control signals都是在這兩個Layer。其中CLK0 與CLK0#這對差動對傳輸clock信號是在Sig1 以等 距的方式到兩顆DDR2 SDRAM中間連接到終端電阻後到Sig2 Layer分支到每一顆DDR2 SDRAM。圖 42則為PCB底層（背面），所有的被動元件（電阻，電容）為了繞線方便 以及減少電感效應，都擺設在此Layer。
圖 39 DDR2-Top Layer
40 DDR2-Sig1 Layer 圖
圖 41 DDR2-Sig2 Layer與Power Plane
42 DDR2-Bottom Layer 圖