ESL 系統平台建置

電子系統級(Electronics System Level, ESL)設計[42]，能夠快速並且及早驗證系統晶 片(System on a Chip, SoC)的正確性，對於 系統開發人員來說，能夠有效解決高度複雜度 的電路設計，在此報告中，我們採用 SystemC [43]，發展高階層指令集模擬器，並達到指令 集精準度(Instruction Set Simulation, ISS) 之處理器模型，並基於此模型到高速軟硬體共

同設計、模擬與驗證．配合抽象階層之系統晶 片周邊基礎元件，快速完成系統晶片平台建置 及模擬的工作，證明採用我們的設計方式對系 統設計人員的系統開發，驗證，再利用上有所 幫助。最後我們比較幾個先前的成果，我們依 照電子系統級設計方式所提出的架構可以增 進最少五倍的軟硬體同模擬速度。

3.6.2 研究目的

由於高複雜度的晶片設計發展，快速並且 及早驗證其晶片功能的正確性對於系統開發 人員來說，是個刻不容緩的問題。系統開發人 員規劃出整個系統晶片的軟硬體架構之後，必 須花費冗長時間將硬體開發完成，才能夠開始 撰寫軟體，進行模擬與驗證。電子系統級設計 技術使得系統設計人員可以在架構設計之階 段，能以富彈性、低成本的方式達成修改系統 架構、進行實驗及收集數據以達成分析與改良 系統的目的；提出系統晶片架構最早期的可執 行規格書。

3.6.3 文獻探討

近年來許多的國際著名之晶片設計及電 子設計自動化(EDA)期刊等皆有針對ESL 設計 舉辦講習會(session)及研討會(workshop &

Conference) ， 如 ICCAD(International Conference on Computer Aided Design)，DAC (Design Automation Conference) ， DATE (Design Automation and Testing Conference in Europe) 等發表對電子系統設計方法(ESL Design Methodology)、系統架構開拓於電子 系統層級(Exploiting System Architecture in ESL Design) 、 電 子 系 統 層 級 合 成 (ESL Design Synthesis)、電子系統層級功能驗證 (ESL Design Verification)等探討主題及論 文。亦有許多的公司投入對ESL設計的研發工 作 ， 如 ARM 的 SoC Designer ， CoWare ConvergenSC，Cadence Transaction Modeling

Library等。

3.6.4 研究方法

此段提出研究方法將採用 OSCI 組織所公 佈之 SystemC 語言建構所有需要的電子系統階 層模組。下一段將會詳細說明建造平台之組織 架構；第三段將描述處理器模型之架構，解釋 其模型對於模擬環境上之應用；第四段闡述此 平台所應用之現行晶片設計技術及展示提供 模組間構通工具的可靠性匯流排模組；第五段 介紹系統架構的分析方法；第六段呈現用本系 統對於 JPEG 編碼及加入增加 IDCT 模組對於增 進圖像編碼效果之實驗結果。

圖四十五為本實驗之系統平台架構圖，內 含以 ARM V5[44]架構的處理器為主，搭配直接 記憶體存取(DMA)模組、匯流排仲裁(Arbiter) 模組、記憶體(RAM/ROM)模組及匯流排(Bus)模 組，亦可擴充及搭配其它模組。

此平台操作流程可始於使用者定義之功能規 格，目的為驗證演算法及系統功能之正確性及 完整性。圖四十六為平台建立之組織關係圖，

透過圖四十六可以瞭解系統平台組織的實現 及軟硬體共同模擬、驗證、分析的方式於該系 統的組織分工。

圖四十五 系統架構圖

圖四十六 系統分工組織及流程圖

對於處理器的模型，本實驗採用 ARM V5 架構以期可適用於 MoIP 計劃，並以嵌入式系 統架構完成 MoIP 所需功能，針對該處理器，

為了及早驗證其功能性，將對此處理器做＂指 令集(ISS)＂精準度級的抽像化不但可提升模 擬速度，亦達成完整呈現系統之功能。

圖四十七為處理器模型的操作流程，說明 指令進入處理器後的分析、、再組譯，對應並 執行該指令的功能函數。圖四為處理器內指令 集操作與例外事件發生管理流程圖，說明本處 理器模型處理程式判斷、分支、跳躍等例外處 理方式。

圖四十七 處理器模型流程圖

圖四十八 處理器指令集及例外事件管理

嵌入式系統中，模組間的溝通方式常採用 匯流排架構的方式，故匯流排的架構將決定模 組間連接的方式架構，本系統平台採用由 BUS 模組搭配 Arbiter 模組支配各主動元件模組溝

通的排程，使得每個模組間可以平順地交換資 料及溝通訊息。圖五為 bus 的組織架構圖。

圖四十九 匯流排組織架構圖

前面大多在描述系統的架構、設計等硬體 模組，此段要說明的是用電子系統級 ESL 設計 時對於效能分析上的優點在於軟硬體模擬是 在同一個平台上，並且藉由模擬的方式則可同 時監視(Monitor)許多不同的模組，其功能對 一 般 傳 統 的 除 錯 工 具 而 言 是 無 法 達 到 的 [45] 。 此 外 ， 在 本 系 統 亦 提 出 一 個 名 為 GTRM(generic transaction recording mechanism) 的機制，可以有效記錄流入及流出的交易資 料。

3.6.5 研究結果

提出一種以 ARM-Based 架構的虛擬處理器 搭配其它矽智財發展一個完整的虛擬平台達 成(1)分析系統平台效能、(2)測量晶片內部溝 通資料流量、(3) 在 ESL 抽象階層下，提供餘 弦(Co-Sine)函數指令集增進處理器功能(4) 整合實際網路與虛擬平台之溝通介面(5)提供 以 JPEG 編碼為例的硬體架構及相關指令集。

實驗架構則如圖五十所示，由軟體人員在 設計初期撰寫以 C Base 的圖片編碼程式，經 由 ARM Compiler 的輸出得到 ARM V5 架構之機 械原始碼(Native Code,或稱 Image file)，接 下來置入於本實驗平台的記憶體模組模型中 與處理器一起搭配其它週邊模組模型共同模 擬及驗證其功能正確性。

圖五十一主要說明經由上述的分析，搭配 本實驗系統提出一種適用於普遍性模組功能

記錄機制(GTRM)，該機制是以時間軸為橫軸，

BUS 流量為縱軸，追蹤並加以記錄系統中圖片 處理相關函數對應該系統執行程式比重的特 殊工具，這個工具幫助系統開發展者清楚地瞭 解造成系統負荷的主要來源，以便日後無論是 做系統效能評估及系統架構改善能有所依據。

此外，由 GTRM 所提供的資料顯示圖片編 碼過程中 DCT 與 IDCT 的運算是造成系統執行 時最大的負荷來源，因此，本實驗系統加入處 理 DCT 與 IDCT 的專用模組，協助整體系統運 作。圖八則為加入 DCT 模組與不加入 DCT 模組 的詳細比較數據，由內容可以得知 DCT 模組的 加入將可以使得系統整體效能增進約 35%，證 明 GTRM 對幫助改善系統的重要性。

最後，我們將本實驗系統與一般系統模擬 做效能比較，在相同的樣版測試後，由圖五十 三所示可以得知我們的系統模擬效能比 MPARM (SWARM)模擬快了約 5 倍；比 RTL 層級模擬則 快了數十倍之多。

圖五十 適用 JPEG 編碼的系統架構圖

圖五十一 系統功能追蹤及分析結果圖

由上述之實驗報告，此虛擬平台可適用於 一般性 SoC 系統模擬也提供了統計分析各系統 功能呼叫次數、資料流量、對應真實平台所耗 費之時間、記憶體評估等功能，使得系統開發 者可以不斷地經由這些評估再做系統架構的

再改善、再評估。

圖五十二 DCT 模組對於系統效能影響圖

圖五十三 本系統平台相較於其它模擬系統比較圖

3.6.6 研究討論

由研究成果可以得知本實驗採用 ESL 設計 方式，主要是想要開發適當之系統架構以幫助 MoIP 計劃對於軟硬體規格之製定、功能驗證及 提供一個軟硬體整合之實驗平台。結果也顯示 了本系統確實能達成在設計初期即能對系統 架構做出有效之評估及再改善之成效，亦能早 期驗證該應用的功能性與正確性。