控制模組的設計

第四章 IFFT/FFT 硬體實現

4.3 整體電路的模擬與驗證

當每個小模組都設計完成後，我們只要將模組做適當連接即可完成 IFFT 或 FFT 的硬體電路(如圖 4-1)，其模擬後的輸出時序圖如圖 4-11 所示。

圖 4-11 FFT simulation 輸出的時序圖

為了檢驗整體的演算結果是否能與軟體模擬的結果一致，所以我們必須將 IFFT/FFT 電路做進一步的串接。但由於 IFFT 與 FFT 都是屬於 DIF 的演算，所以 當我們要串節時，在這兩塊電路之間必須要有一個轉換順序的緩衝區(RAM)才能 完成 IFFT/FFT 電路的整合(如圖 4-12)，

64 poiit IFFT 64 poiit FFT

Stage 3

Stage 2

Stage 1

1/4 1/2 1/2 Stage 3

Stage 2

Stage 1

1/2 1/2 1

RAM

Y(0) Æ Y(0) Y(16) Æ Y(1) Y(32) Æ Y(2) Y(47) Æ Y(62) Y(63) Æ Y(63)

輸入資料時段 輸出資料時段

5 個 clock Delay (only first)

Source ROM

System control

第四章 IFFT/FFT 硬體實現

針對圖 4-12做硬體的模擬，從 Compilation 的結果(如圖 4-13)可知電路一共需 6464 個 LE、15008 個 ESB，其最快的操作頻率約為 48.7MHz，最後可由圖 4-14看到硬 體輸出的時序圖。

圖 4-13 IFFT/FFT Compilation 的結果

圖 4-14 IFFT/FFT simulation 輸出的時序圖

做上述的硬體模擬後，將我們所設計電路下載到使用 EP20K1500EBC652-1X 晶片的發展板，驗證 IFFT/FFT 的功能。利用 Altera APEX 系列所提供的 SignalTap 功能，以即時(real time)方式直接將 IC 內部或 IC 接腳值直接經由 MasterBlaster Communication Cable 或 ByteBlasterMV Download Cable 讀取到電腦的 QuartusⅡ軟 體中，如圖 4-15所示。優點是不需要設計 IC 週邊電路與使用其他儀器來做驗證，

即可立即驗證 IC 功能，缺點是在 FPGA 中需要一塊 ELA(Embedded Logic Analyzer) 電路，暫時存放想要觀察點的資料，也就是說使用 SignalTap 功能會佔用 Altera 一 些 LE 與 ESB 資源。當所要觀察的 Channel(想要觀察的接腳或內部節點)越多其所 使用的 LE 越多，另外當取樣的點數越多則所佔用的 ESB 資源也就越多。此模擬 的結果與 MATLAB 軟體模擬的結果是一致的，由此可知我們所設計的硬體電路是 正確的。

圖 4-15 下載到 EP20K1500EBC652-1X 晶片的發展板之輸出時序圖

中華大學電機系通訊組

第五章 結論

正交分頻多工的通訊系統中，最重要的基頻訊號處理的模組就是快速傅立葉 處理轉換器，自 60 年代起，快速傅立葉處理轉換(FFT)就一直是一個重要的研究 主題，依照實際的應用要求，可以選擇適當的演算法與硬體架構來實現。

由於 802.11a 標準中的正交分頻多工調變是使用固定長度的 64-point FFT，所 以硬體上只需要單一長度的處理器，而本論文是採用 pipeline Radix-4 FFT 的演算 架構來完成此正交分頻多工調變，並且配合使用管線(Pipeline)處理技術更以達到 快速、即時處理的要求。論文中針對不同調變訊號並透過 Matlab 軟體模擬找出最 佳的硬體規格與效能，並以硬體描述語言 Veriolg 驗證整個處理器能在很小的延遲 下完成轉換，其速度可達 48MHz 左右，足以達到 OFDM 系統的要求。未來可以 針對功率消耗這一方面的議題來做分析與探討。

參考文獻

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