OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

GS:OUT STD_LOGIC;

E0:OUT STD_LOGIC);

END encoder16_4;

ARCHITECTURE ST OF encoder16_4 IS COMPONENT ANDX

PORT(I0,I1:IN STD_LOGIC;

O1:OUT STD_LOGIC);

END COMPONENT;

COMPONENT INV PORT(I:IN STD_LOGIC;

O:OUT STD_LOGIC);

END COMPONENT;

COMPONENT encoder_priority

PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

E1:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);

GS:OUT STD_LOGIC;

E0:OUT STD_LOGIC);

END COMPONENT;

SIGNAL U2_Q:STD_LOGIC_VECTOR(2 DOWNTO 0);

SIGNAL U2_GS:STD_LOGIC;

SIGNAL U2_E0:STD_LOGIC;

SIGNAL U1_Q:STD_LOGIC_VECTOR(2 DOWNTO 0);

SIGNAL DATA_1:STD_LOGIC_VECTOR(7 DOWNTO 0);

SIGNAL DATA_2:STD_LOGIC_VECTOR(7 DOWNTO 0);

BEGIN

DATA_2(7)<=DATA(15);

DATA_2(6)<=DATA(14);

DATA_2(5)<=DATA(13);

DATA_2(4)<=DATA(12);

DATA_2(3)<=DATA(11);

DATA_2(2)<=DATA(10);

DATA_2(1)<=DATA(9);

DATA_2(0)<=DATA(8);

DATA_1(7)<=DATA(7);

DATA_1(6)<=DATA(6);

DATA_1(5)<=DATA(5);

DATA_1(4)<=DATA(4);

DATA_1(3)<=DATA(3);

DATA_1(2)<=DATA(2);

DATA_1(1)<=DATA(1);

DATA_1(0)<=DATA(0);

U0:encoder_priority PORT MAP(DATA_2,E1,U2_Q,U2_GS,U2_E0);

U1:encoder_priority PORT MAP(DATA_1,U2_E0,U1_Q,GS,E0);

U2:ANDX PORT MAP(U2_Q(2),U1_Q(2),Q(2));

U3:ANDX PORT MAP(U2_Q(1),U1_Q(1),Q(1));

U4:ANDX PORT MAP(U2_Q(0),U1_Q(0),Q(0));

U5:INV PORT MAP(U2_GS,Q(3));

END ST;

步骤 4：在 MAX+plus II 中编译、仿真 仿真波形如图 3-40 所示。

图 3-40 仿真波形

对于一个较为复杂的电路而言，可以采用层次化的设计方法，使系统设计变得简洁和方

便。层次化设计是分层次、分模块进行设计描述的。描述器件总功能的模块放在最上层，称为 顶层设计；描述器件某一部分功能的模块放在下层，称为底层设计。用户既可以采用自顶向下 的描述方式，也可以采用自底向上的描述方式。

当采用层次化设计方式时，在使用 MAX+plus II 编译仿真时用户需要将设计好的单元模 块（底层设计）和顶层设计文件存放在同一个文件夹中，否则可能会出现无法调用的情况。

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