3. 超寬頻射頻傳收機模組
3.2.2 RF 收發模組
圖 3-2 是整個模組的架構和所使用的關鍵零組件。這一個系統是使用半雙通的形式做 成，能夠讓電腦控制何時使用發送或是接收端。在發送的路徑上，我們需要接上一個自己 設計的帶通濾波器在混頻器之後，用作消除由混頻器所產生的鏡像訊號。之後便接上放大 器和功率放大器將訊號放大到30dBm。在接收路徑上，訊號從天線收下來需要先經過一個 帶通濾波器來選擇目標的頻帶。另外在本地震盪器的路徑上，為了要增加VCO 的穩定度，
必須要加上一個頻率合成器的電路。最後為了要控制整個電路，必須要安裝跳針的腳位連 接到 GPIO，可以由電腦來控制交換器(SWITCH)來選擇是接收端路徑運作還是發送端的路 徑運作。表3-1 為射頻模組的 LMX2433 的控制訊號腳位定義。
圖3-2 RF 收發機系統使用的關鍵零組件
表3-1 LMX2433 控制訊號腳位定義
CLK I/P 3-wire interface serial bus clock for LMX2433 DATA I/P 3-wire interface serial bus Data for LMX2433
LE I/P 3-wire interface serial bus LE for LMX2433 Lock indicator O/P 3.3~3.6GHz local oscilator lock indicator.
收發模組實體電路
RF 收 發 模 組 實 體 電 路 詳 見 圖 3-3 。 圖 3-3 中 實 體 電 路 尺 寸 240mm × 54mm ， 射 頻 (0.9~1.2GHz)比例頻寬28.57%，圖三右邊是超寬頻天線，而在混頻器的背面則分別接到中頻 模組(2.4GHz)的輸入和輸出端，這個射頻收發模組需要一個DC直流電源和許多個邏輯控制 接腳，在左側的是寬頻頻率合成器，透過3-wire interface可以控制跳頻，範圍為3.3~3.6GHz，
減去中頻收發IC的2.4GHz，最後送到天線的射頻為0.9~1.2GHz，即本系統使用的載波頻率。
除了跳頻的功能以外，邏輯控制訊號並可以在接收與發射時分別切換PA和LNA來減少功率 的消耗。
圖3-3 RF 收發模組實體電路 3.2.3 IF 收發模組
圖3-4為中頻收發模組系統之基本架構圖，中頻收發模組主要是一顆收發晶片(AL7320) 組成。基頻訊號由I/Q輸入或輸出 AL7320，在傳送部份，將基頻訊號升頻到2.4GHz的中頻 訊號再送入射頻模組。在接收部分將從RF收發模組接收到的2.4GHz中頻訊號再降頻到基 頻。AL7230在初始化時，register會透過3-wire interface設定中頻的載波頻率，收發模式，和 增益等。表3-2為中頻模組的AL7230晶片控制訊號腳位定義。圖3-5為IF收發模組實體電路。
圖3-4 IF 收發模組架構圖
圖3-5 IF 收發模組實體電路
表3-2 AL7230 控制訊號腳位定義
TX_P I/P T/R switch control signal: Transmite (H), Receive (L) TX_N I/P T/R switch control signal: Transmite (L), Receive (H)
Ant_P I/P antenna switch control signal: external antenna (H) internal antenna (L) Ant_N I/P antenna switch control signal: external antenna (L) internal antenna (H) PA_ON I/P Power amplifier control signal : Turn On (H), Turn Off (L)
LNA_ON I/P LNA control signal : Turn On (H), Turn Off (L) CLK_2 I/P 3-wire interface serial bus clock for AL7230 DATA_2 I/P 3-wire interface serial bus Data for AL7230
LE_2 I/P 3-wire interface serial bus LE for AL7230 PLL_ON I/P Control PLL AL7230 : On (H), Off (L)
4. UWB 基頻模組
本模組之研究方法為針對900 MHz-1200 MHz頻段進行分頻處理，但考慮到900 MHz-960 MHz的部份已經被GSM等系統使用[1]，因此僅採用960 MHz-1200 MHz共約240 MHz的頻帶，吾人將此頻段分為多個頻道，在這些不同的頻道間使用跳頻(Frequency Hopping Spread Spectrum, FHSS)展頻技術；而在每個頻道之內吾人則使用直接序列展頻 (Direct Sequence Spread Spectrum, DSSS)技術。本系統採用軟體無線電之設計概念，使系統 能依使用者需求動態調整系統參數，彈性地分配此兩種技術在系統中之比重。因此，吾人 所設計之UWB系統架構同時具有直接序列展頻及跳頻展頻之優點。
4.1 前言
展頻(Spread Spectrum, SS)技術[2]- [5]最早於1940年代被發掘，並且在1950年代開始被 應用於軍事通訊系統。展頻系統是將原本的窄頻信號頻寬擴展至較寬的頻寬，如此一來可 獲得一處理增益(Processing Gain)，在此處理增益的幫助之下可以使系統在較低的傳輸能量 下，保持良好的抵抗雜訊能力。
展頻通訊通常分為跳頻(Frequency Hopping, FH)展頻以及直接序列(Direct Sequence, DS)展頻兩種模式，分別具有以下優點：
4.2.1 Lyrtech VHS-DAC
圖4-2為Lyrtech VHS-DAC模組全貌。VHS-DAC模組的功能在於將數位訊號重建得到 類比訊號。此模組提供8個輸出的通道，可將14個位元的數位訊號轉換成類比訊號；支援的 最高取樣頻率為 125 MHz。此模組包含一個Xilinx Virtex II FPGA系列的XC2V3000晶片，
吾人將其用在複雜度較低的傳送端。
VHS-DAC模組提供了GPIO和FPDP兩種輸入輸出介面。此模組提供的GPIO有34個腳 位，傳輸速度可以支援到80 MHz；FPDP可支援到400 MB/s的傳輸速度。VHS-DAC模組可
利用GPIO來接收外界資料，因此吾人將VHS-DAC放在傳送端，並且利用GIPO和MAC層溝 通。
4.2.2 Lyrtech VHS-ADC
圖4-3為Lyrtech VHS-ADC模組全貌。VHS-ADC模組的功能在於將類比訊號經由取樣 得到數位訊號。此模組提供8個輸入通道，可轉換成14個位元的數位訊號；支援的最高取樣 頻率為 105 MHz。此模組包含一個Xilinx Virtex II FPGA系列的XC2V6000晶片，有更快的 處理速度和效能，適合複雜度高的接收端使用。
VHS-ADC模組亦提供了GPIO和FPDP兩種輸入輸出介面。此模組提供的GPIO有34個 腳位，傳輸速度可以支援到80 MHz；FPDP可支援到400 MB/s的傳輸速度。VHS-ADC模組 可利用GPIO傳送接收資料。吾人將VHS-ADC放在接收端，並且利用GIPO和MAC層溝通。
4.3 UWB 基頻收發機系統模擬平台實現
基頻模組的接收端是透過Matlab simulink介面裡提供的Xilinx Blockset來做電路實現，
通過編譯之後再利用system generator產生bit stream檔來讓VHS-DAC和VHS-ADC裡的 FPGA執行。 取樣頻率，所以通過接收端的平方根升餘弦濾波器(Root Raised Cosine Filter)之後，先在做 時間上解多工（Time division De-multiplexer）的動作，再進行以下的信號處理。
4.3.2.1 同步
吾人藉由設計一個適當的臨界質（threshold）選出穩定性最高的路徑進行以下的信號 序列（Barker Code）對訊號進行解展頻，其中此11碼片長之巴可碼序列如下：＋1, -1, ＋1,
＋1, -1,＋1,＋1,+1,-1,-1,-1。
而在控制通道的部份，也就是傳送已知的指標（pilot）信號其解展頻方式如同圖四，
但是是使用另外一組同樣是11碼片長，但是和先前的巴可碼正交的另外一組展頻碼進行解 展頻，此11碼片長之巴可碼序列如下：＋1,＋i, -1,＋i, -1,-i,-1,+i,-1,+i,+1。
4.3.2.3 解調和傳送 基頻模組中的Lyrtech VHS-DAC和Lyrtech VHS-ADC上的GPIO相連，所用到的皆為GPIO的 24、26、28，和31號腳位，分別代表Data、Enable、Carrier Sense，和Clock，如圖4-11和圖 模組傳送端與基頻模組Lyrtech VHS-DAC的聯結測試，以及基頻模組Lyrtech VHS-ADC與
MAC模組接收端的聯結測試。
控制訊號方面，UWB射頻元件與採用3-wire interface，由三種訊號線所組成: CLK, DATA, LE (Latch Enable)，方向為基頻ÆRF (請參考表4-1、圖4-11和圖4-12)。IC由DATA 讀入24-bit的序列資料，當LE致能時，再依照資料指定的register位址將內容寫入指定的位 置。此外還有一條訊號線: LD (Lock Indicator)，方向為RFÆ基頻，功能為告知基頻RF模組 是否跳頻完成。
IC初始化的動作，基本上就是將每一個register給予一適當的值，其中包含頻率、增益 等等設定；初始化過後，跳頻的動作只需藉由設定UWB射頻元件內的其中一個register即可 完成，因此所需的時間很短。
中頻收發IC也具備上述的3-wire interface，除此之外，還有一些額外的控制訊號腳位 (請參考表4-2、圖4-11和圖4-12)，負責控制天線的選擇，收發模式的設定，以及放大器的開 關與否。
4.3.4.3 工作流程
RF模組與基頻模組之間的互動大部分集中在系統初始化的時候，除此之外就是跳頻的 動作。本系統設計的跳頻頻段有11組，如表三所示。
從系統開機開始，與基頻RF模組的工作流程如圖4-19所示。在RF的兩個IC都初始完成 之後，當跳頻的指令下達時，基頻會命令LMX2433跳至下一組頻段，當LMX2433完成切換 頻率後，LD就會升回1以告知基頻模組跳頻完成；同時，AL7230也會針對目前的跳頻頻率 修改其增益設定，目的是為了使同樣的基頻訊號在不同的頻率下輸出都能達到相同的功率。
4.3.4.4 系統驗證
LMX2433的跳頻誤差經過測量，在11組設定下與理想值的差異皆小於系統規劃的 1.375MHz，表現良好。 (圖4-20、圖4-21分別為第1組及第10組設定的輸出結果)
AL7230的測量重點在於調整每個頻段的增益設定，將RF模組最終的輸出的功率調整 一致。由圖4-22、圖4-23可以看到，在不同跳段下，頻譜分析儀量得的訊號強度十分接近。
圖4-1 基頻模組平台全貌。
圖4-2 Lyrtech VHS-DAC 模組。
圖4-3 Lyrtech VHS-ADC 模組。
圖4-4 傳送端實現電路圖
圖4-5 接收端實現電路圖
圖4-6 碼擷取
Received packet
Matched filter
Time Output
Find the max value
Received packet
Matched filter
Time Output
Find the max value
圖4-7 路徑搜尋
圖4-8 資料解展頻電路實現圖
圖4-9 DBPSK 解調電路實現圖
圖4-10 DQPSK 解調電路實現圖
Find all peak value Matched
filter
圖4-11 基頻模組傳送端 GPIO 控制訊號定義。
圖4-12 基頻模組接收端 GPIO 控制訊號定義。
MAC模組終端機 (Notebook)
基頻模組 (Lyrtech平台) MAC模組
(ARM / FPGA平台)
RS232
杜邦線
數位示波器(DSO)
圖4-13 MAC 與基頻模組連測示意圖
圖4-14 MAC 模組傳送之訊框
圖4-15 邏輯分析儀收到之結果（一個訊框）
圖4-16 圖 4-15 的前四個位元組（bytes）
圖4-17 MAC 模組收到來自基頻模組的訊框
圖4-18 基頻、RF 模組聯結架構圖。
圖4-19 基頻-RF 介面工作流程
圖4-20 LMX2433 跳頻誤差測試 (第 1 組)
圖4-21 LMX2433 跳頻誤差測試 (第 10 組)
圖4-22 RF 模組輸出 (增益設定第 5 組)
圖4-23 RF 模組輸出 (增益設定第 9 組)
表4-1 LMX2433 控制訊號腳位定義
CLK I/P 3-wire interface serial bus clock for LMX2433 DATA I/P 3-wire interface serial bus Data for LMX2433 LE I/P 3-wire interface serial bus LE for LMX2433 Lock indicator O/P 3.3~3.6GHz local oscilator lock indicator.
表4-2 AL7230 控制訊號腳位定義
TX_P I/P T/R switch control signal: Transmite (H), Receive (L) TX_N I/P T/R switch control signal: Transmite (L), Receive (H)
Ant_P I/P antenna switch control signal: external antenna (H) internal antenna (L) Ant_N I/P antenna switch control signal: external antenna (L) internal antenna (H) PA_ON I/P Power amplifier control signal : Turn On (H), Turn Off (L) LNA_ON I/P LNA control signal : Turn On (H), Turn Off (L)
CLK_2 I/P 3-wire interface serial bus clock for AL7230 DATA_2 I/P 3-wire interface serial bus Data for AL7230 LE_2 I/P 3-wire interface serial bus LE for AL7230 PLL_ON I/P Control PLL AL7230 : On (H), Off (L)
表4-3 跳頻頻段
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15 July, 2001
5. MAC 模組模組之開發設計與實作
本計畫之MAC協定將以分散式協調功能 (Distributed Coordination Function, DCF)為基
本計畫之MAC協定將以分散式協調功能 (Distributed Coordination Function, DCF)為基