VHDL 是 Very high speed integrated circuit Hardware
Description Language 的縮寫，意思是非常高速積體電路的硬體描述 語言。這是誕生於一項由美國國防部所支持的研究計劃，而目的是為 了把電子電路的設計意義以文字或文件的方式保存下來，以方便其他 人能輕易地了解電路的設計意義。
1985 年完成第一版的硬體描述語言。1987 年成為 IEEE 的標 準，即 IEEE 1076 標準。1988 年，美國國防部規定所有官方的 ASIC 設計都必須以VHDL 為設計描述語言，所以 VHDL 就漸漸成為工業界 的標準。之後於1993 年增修為眾所週知的 IEEE 1164 標準，1996 年，
IEEE 再將電路合成的標準程式與規格加入至 VHDL 硬體描述語言 之中，稱之為 IEEE 1076.3 標準。
由於半導體製程技術的快速進步，VHDL 所能提供高階電路描述 語言的方式，讓複雜的電路可以透過 VHDL 編輯器的電路合成方式，
輕易而且快速的達成設計的規格。而VHDL 電路描述語言所能涵蓋的 範圍相當廣，能夠適用於各種不同階層的電路設計工程師之需求。從 ASIC 的設計到 PCB 系統的設計，VHDL 電路描述語言都能夠使 用，所以 VHDL 電路設計毫無疑問的成為硬體設計工程師的必備工 具。
VHDL 的程式架構：
VHDL 程式架構圖
VHDL 的優點：
VHDL 電路設計語言的高階行為化電路描述方式，使得以前需要 數個月才能完成的電路圖設計方式能在數天之內完成。
1. 功能強大：包函了電路描述，電路合成與電路模擬等功能。
2. 設計靈活（Flexibility）：
VHDL 電路設計語言，將電子電路的設計方式，改變成以行 為化描述的方式來設計。因此具有設計快速、更改及維護容 易、犯錯機率降低及除錯容易等優點。
3. 各種不同的描述風格（Design Description）
VHDL 電路設計語言，，提供許多不同的描述風格，如：連 線關係、順序性敘述，共時性敘述及布林方程式等。來適應 大小，複雜性不同的電路設計。
4. 可流通性或可攜性（Portability）
因為VHDL 是一種工業界標準的電路設計語言，它所提供的 可攜性能力，可以使你的設計可以利用不同編譯軟體來編 譯，可以利用不同模擬器來模擬以及可以適用於任何種類的 邏輯元件與半導體製程技術。
行為化模型（Behavior Model）的概念：
行為化模式的意函即是使用描述電路行為的方式來達成將電路模 型化的意義而最基本的行為化模型方式，就是訊號的設定（Signal Assignment）。
使用 VHDL 語言之語法如下：
a <= b ;
代表訊號a是由訊號b的設定而來，英文的讀法為”a gets the value of b”。
VHDL語言中的電路時間延遲因素：
在 VHDL 語言中用來描述原件時間延遲的模型，共可分為兩種。
一、慣性延遲（Inertia delay），二、傳遞延遲（Transport Delay）。慣性
時間延遲型為 VHDL 語言中所內定的時間延遲模型，因為對大部分的 物理原件而言，慣性時間延遲模型較能符合實際原件的操作情形。在 VHDL 的行為化模型的描述中，如果沒有加以註明，則內定為慣性時 間延遲的方式來模擬。如果要將時間延遲模型設為傳遞延遲的方式，
則應在 VHDL 語言中加入保留字 TRANSPORT。