多媒體無線接收機系統單晶片設計技術之研究(2/3)-總計畫
The study of SOC technology on digital wireless multimedia receiver
計畫編號：NSC89-2218-E-002-088
執行期限：89/8/1 ~ 90/7/31
計畫主持人： 陳良基 教授 國立台灣大學電機工程學系
共同主持人：劉深淵
，汪重光
，龐台銘
，吳安宇
，賴永康 教授
摘要
本研究計畫之目標對未來 3C 之整合及系統晶 片（SOC）設計技術之需求，結合類比、數位電 路技巧，及無線通信傳輸規範配合國科會學門 「SOC」規劃，提出一系列關鍵零組件之電路設 計及架構分析。並透過已可重複使用智產元件 （Reusable-IP）之模組管理形式，作為未來系統 晶片成果展示及驗證之實驗平台。在去年第一年 (88/8/1 - 89/7/31)演算法做完整的資料收集及分 析，將整個系統的系統參數分析出來。而今年 (90/8/1 - 90/7/31)則完成各子計畫的模組架構設 計與實作。預計於下年度完成各子計畫的 Demo 系統，並完成數位與類比部分的整合。
關鍵字：
單晶片系統，智產元件，模組，積體電路，架 構，演算法。計劃緣由與目的
由於多媒體、電腦及電訊傳輸的快速發展， 這三大領域的交集已成為眾所矚目的焦點。影像 與視訊系統在資訊傳播與記錄上的應用日趨普 遍，成為訊息傳播的主流。而在新一代的無線傳 輸標準上，影像傳輸更是不可或缺的功能。目前 無線傳輸標準的趨勢在 Cellular 方面有 IMT-2000，適用於手機系統。局部區域有 Bluetooth 適 用 於 電 腦 主 機 與 週 邊 之 無 線 傳 輸 。 及 HomeRF，適用於消費性電子與伺服主機及網路 無線傳輸。而考量到新的無線傳輸環境下，所規 範出來的新的多媒體訊號處理標準則為 MPEG-4。其影像資訊由於其多樣性、高頻寬、以及即 時處理的特性，更成為應用中的焦點。研究方法與成
果
本計畫之研究總目標為建立多媒體無線接收機 設計技術，包含射頻類比前級電路、中頻/基頻類 比前級電路、基頻帶處理器、視訊解碼處理器、 資料壓縮與資料安全等如圖一。由於此設計技術 中，系統之規劃、電路之切割與連結、訊號之傳 遞及處理、規格之擬定等。彼此依賴，環環相扣， 唯有進行整合性研究，才能建立完善的設計環境 與相關研究。本計畫的研究方法與成果分佈如 下： A. 射頻類比前級電路CMOS 的 射 頻 類 比 前 級 電 路 設 計 方 式 和
CMOS 中頻、基頻電路有很大的不同，因為
CMOS 元件的高頻（射頻）模型（包含主動、
被動元件）不完整也不甚準確，無法單純以
SPICE 來模擬設計。因此，如何在缺乏高頻
模型的情況下設計電路同時著手建立準確的
高頻模型，是 CMOS 射頻電路重要的課題。
第一步便是對元件（主動、被動）的高頻特
性進行量測與瞭解，以便日後進行電路設計
與模擬。第二步開始建立元件（主動、被動）
的 Library，並建立 Model 使得未來高頻電路
的設計可以在像 Hspice 之類的電路模擬軟體
下 Design。第三步我們根據所建立的元件
Library 選取適當的元件來設計我們的電路。
第二年進行步驟：
(a) 完成第一年中之
(1)高頻元件資料庫建立。
(2)低雜訊放大器。
(3)鏡像混頻器。
三項電路的全晶片佈局，並完成各項電路之
製作與測試。
(b) 對於(a)之電路進行改進與與系統性能
改善之可行性分析，以及晶片電路及佈
局之改良。
低 雜 訊 放 大 器 線 路 由 輸 入 級 低 雜 訊 匹
配 電 路 及 輸 出 共 軛 匹 配 網 路 構 成 。 主
動 元 件 的 選 擇 以 符 合 功 率 要 求 為 主 ，
佈 局 圖 如 圖 二 ， 模 擬 結 果 如 圖 三 所
示 。
B. 中頻與基頻類比前級電路。 本計劃之類比前級主要應用於無線區域網 路， 射頻為 2.4GHz，中頻為 280MHz，基頻頻 寬為 17.6MHz。本報告為子計劃的第二年報告， 本年度主要計畫，為限制放大器、接收訊號強度 指示器之佈局設計，以及 post-layout 模擬;與降頻 工作部分:包括混波器，低通濾波器，震盪器的線 路設計及模擬。混波器及濾波器，能有效達成 280MHz 的中頻信號，降頻為基頻信號，其震盪 訊號，由一環狀震盪器產生。 另外，低通濾波 器為配合展頻系統不同的 chip rate，需有四種可 調整的頻寬，分別為 2.2/4.4/8.8/17.6 MHz。圖四 為限制放大器及接收訊號強度指示器佈局設計 圖。佈局時，除了注意良好的對稱性，在每個增 益單元外側，都需加上保護的環形結構，以避免 由 substrate 耦合進入的雜訊。否則，一小的雜訊， 將可能在通過多級放大後，使電路失真了。其中 的偏移電壓消除器，將輸出端的直流偏移電壓取 出，送至限制放大器輸入端，將其消除。此取出 直流成份的電路，實際上，為一低通濾波器。 根據佈局設計所做的 post-simulation，都是 以四個 corner 的製程變異與-40 至 80 度的溫度變 異為模擬條件。可得增益級(gain stage)的頻率響 應，見圖五，仍有大於 300MHz 的-3dB 頻寬，與 超過 38dB 的增益。 C. 數位基頻帶處理器 圖七為數位訊號處理器的區塊圖，此處理器 使用Harvard架構，其中包含了兩個資料記憶區塊 （data memories）、一個程式記憶區塊（program memory）， 每 個 記 憶體 包 含了 16bit addressing space；其中資料記憶區塊為16-bit word width、 程式記憶區塊為28-bit word width，每個資料記憶 區塊內含位址產生器。此處理器的資料路徑包含 以下四個部分：運算邏輯單元（ALU）、乘法累 積單元（MAC）、barrel shifter（SFT）與比較器 （CMP）。ALU、SFT、MAC的累加器與CMP的 輸入端為40-bit wide，而乘法器的輸入為16-bit wide。此資料路徑的輸出可被存入兩個40-bit的暫 存器（D0與D1）或兩個資料記憶區塊。 由於MAC架構支援8-bit資料型態運算，我們 可輕易的將FIR運算速度加倍。其輸入資料的記 憶體安排與參數如圖六所示，輸入資料流將被儲 存在一個資料記憶體內，而濾波器參數亦將儲存 在另一個資料記憶體內。 D. 視訊解碼處理器 位元流處理協同處理器是 MPEG4 中相當重 要的關鍵性模組，它負責將 MPEG4 的 bitstream 正確的解出，提供給內部的模組正確的資訊。我 們以一個 RISC 核心處理器作為平台來作運算複 雜度分析。運算複雜度定義為分析（parse）一個 位元流所需全部的 RISC 時脈。根據位元流格式 分析，有七種運算在位元流解碼時會被執行。因 此，在複雜度分析的過程中，需要對個別的位元 流運算，取得其執行次數，與執行一次時所需的 RISC 時脈數，即可得到其乘積，就是複雜度。 其對應的架構如圖八所示。位元流經由 Sequencer 移至正確的位置，送至 Functional Unit (FU)中， 所有的解碼、條件判斷與算術運算都在這裏執 行。執行何種運算是根據指令解碼器(INSTDEC) 的結果而定，記憶體位址的計算，與 FNC、FOR 的資料暫存堆碟（stack），是在 AG 中完成。此 架構也實際以硬體描述語言實現。 E. 資料壓縮與資料安全智產元件設計本論文提出了一個新的 64 位元區塊加密器 (Blowfish) 之 架 構 如 圖 九 ， 此 架 構 可以 達 到 4 bits/clock 的速度，也就是相當於 Pentium 處理速 度的九倍快。我們分析了整個加密算法與傳統區 塊加密的特性，並根據硬體的技術與實作上的一 些問題考量來設計我們的硬體架構。在此架構中 我們採用管線結構(pipeline structure)和運算子的 重新排列(operator rescheduling)來化簡電路中最 長的路徑，使得此區塊加密器的效能提高，並針 對此區塊加密器安全上的考量，加上了傳統區塊 加密器的四種運算模式，使的其安全性更高，錯 誤率在可容忍的範圍內，並擴充了其可應用之範 圍。為了驗證我們所提出的架構是可行的，我們 先以 CPLD (Xilinx) 來做整個架構的驗證，最後 實際採用台積電 0.35 微米單層多晶矽四層金屬 的互補式金氧半場效電晶體製程技術，並利用 Compass cell library 來實作出我們的成品。整顆 晶片的面積為 3.3mmx3.3mm，最高的工作頻率可 高於 72MHz 以上，相當於 throughput 可高於 288Mbits/sec，功率消耗量測為 32.7mW。
結論
此跨世紀之整合型研究計畫係針對無線傳 輸多媒體系統晶片的設計和驗證流程，在計畫第 一年已經對各子計畫進行參數的分析及架構最 佳化的模擬 (含資料壓縮保密、視訊編碼解碼、 射頻接收機、中基頻數位類比轉換處理器等)，本 年度第二年也針對各子計畫的部分透過實際的 矽晶片製作及驗證。此計畫的目的除了加強 3C 整合系統之傳輸標準，產品規劃等能力，同時強 化 IP 的創新性和實用性，並將設計經驗轉成法 則，藉以推動 SOC 系統設計。參考文獻
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Analog Front-end Analog Front-end Dedicated Logic Dedicated Logic Programmable DSP Core Programmable
DSP Core VideoVideo Audio
Audio
Data Encryption
Data Encryption
A/D
A/D RF/IFRF/IF
µP Core µP Core Data Compression Data Compression Micro-Processor Micro-Processor Program ROM Program ROM Protocol Protocol Acceleration Acceleration Analog Front-end Analog Front-end Dedicated Logic Dedicated Logic Programmable DSP Core Programmable
DSP Core VideoVideo Audio
Audio
Data Encryption
Data Encryption
A/D
A/D RF/IFRF/IF
µP Core µP Core Data Compression Data Compression Micro-Processor Micro-Processor Program ROM Program ROM Protocol Protocol Acceleration Acceleration 圖 一 整體系統圖 圖 二 、 低 雜 訊 放 大 器 佈 局 圖
0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 -6 -5 -4 -3 -2 -1 0 1 2 3 4 5 6 7 8 9 10 S 21 NF Freq ue ncy (G Hz) S 21 ( dB ) 3 4 5 6 7 8 9 10 11 N F ( dB ) 圖 三 、 低 雜 訊 放 大 器 模 擬 結 果 圖四 限制放大器及接收訊號強度指示器佈局圖
