中 華 大 學 碩 士 論 文
題目：基礎 PLD 結構單元之教學活動設計
Fundamental Structure of PLD Unit Design for Educational Program
系 所 別：電機工程學系碩士班電子電路組 學號姓名：8801513 彭慧美
指導教授：張顯彰 博士
中華民國 八十九 年 十二 月
摘 要
一般 PLD(Programmable Logic Devices) 的領域裏，除了教導學習者 電路設計的原理和 CAD（Computer Aided Design）的使用外，在 PLD 中真 正執行邏輯規劃的動作，只能靠書本上的文字敘述和描述，去想像邏輯規劃 的動作，無法真正看到 PLD 元件中巨集胞（Macro-Cell；MC）或可結構化邏 輯方塊（Configurable Logic Block；CLB）內部的熔絲圖 (Fuse Map)或查 表型 (Look-Up Table；LUT)實際的運作情形。
本論文旨在設計以開關的擺設裝置，實際操作活潑化的可規劃邏輯示 教板，經由做中學的實體呈現，讓學習者能瞭解可規劃邏輯概念，看到 PLD 元件中 MC 或 CLB 的規劃情形及 Fuse Map 的建構。
本論文的另一目的是希望將此成果當成學校的教材，藉著在教學活動 中，將複雜的積體化電路簡單化，使之在學習時產生興趣，更期盼能引發同 學在未來學習過程的研究及探究事件根源之精神-『知其然，亦知其所以然』。
關鍵字：可規劃邏輯元件、巨集胞、可結構化邏輯方塊、熔絲圖、查表型
ABSTRACT
In the courses of PLD, we can only teach how to use PLD in CAD and learn the principles of circuit design. Additionally, if we would like to understand the internal operation, we can only depend on the instruction from books to image the operations resided in logical configuration and are unable to truly observe the real operations of Marco-Cell（MC）, Configurable Logic Blocks（CLB）, Fuse Map , or Look-Up Table （LUT）inside PLD.
The goal of this thesis is to design a device mainly made of switches, such that we are able to observe the operations inside MC of PLD, and to help us learn PLD through practically using the device , which can bring the internal operation in life.
Moreover, the device itself is a good laboratory equipment used to inspire students’ interests and curiously of learning.
After experiencing this simplifying approach of learning complex IC, the students might not only know how to use PLD, but also understand what the PLD truly is.
Keywords：PLD、Marco-Cell（MC）, Configurable Logic Blocks（CLB）, Fuse Map , Look-Up Table（LUT）
誌 謝
本論文的順利完成，首先，要特別感謝的的指導教授張顯彰博士，兩 年來的悉心指導與鼓勵，使得重拾學生生涯的我，能在循循善誘下，按部就 班的學習著去思考探究學識和學理、及解決問題的方法和能力。同時也要感 謝曾經教過我的師長，和幫助過我的同學及學弟妹們，以及本系葉順琬小姐。
另外要特別感謝口試委員，陳竹一博士和楊展悌博士對本論文的指 導，使本論文得以更完整。
最後，要感謝我的家人，願以此論文獻給我的先生和兩個寶貝女兒，
有了您們的支持、鼓勵與體諒、包容，讓我有勇氣和毅力去面對挫折與壓力，
克服困難，全心學習，無後顧之憂的順利完成碩士學位，願與您們分享這份 榮耀和喜悅。
謹識 中華民國八十九年十二月于新竹
目 錄
中文摘要 Ⅰ 英文摘要 Ⅱ
誌謝 Ⅲ 目錄 Ⅳ
圖目錄 Ⅵ 表目錄 Ⅷ
第一章 緒論 1
1-1 前言 1
1-2 研究動機 1
1-3 論文架構 2
第二章 可規劃邏輯元件之架構 3
2-1 概述 3
2-2 SPLD 之架構 4
2-3 CPLD 6
2-4 FPGA 7
2-5 Macro Cell 架構和規劃之探討 8 2-5-1 MC 內部多工器之探討 9 2-5-2 MC 內部可規劃結構之探討 11 2-6 總結 16 第三章 電路設計及製作 17
3-1 兩輸入基本 PLD 結構 17
3-2 PROM 基本結構 20
3-3 PAL 基礎循序邏輯結構 21
3-4 可變模式 PLD 元件結構 22
第四章 教學活動設計 27
4-1 活動一：兩輸入基本 PLD 結構 28
4-2 活動二：PROM 結構 32
4-3 活動三：PAL 基礎循序邏輯結構 35
4-4 活動四：可變模式 PLD 元件結構 38
第五章 結論 44
5-1 結論 44
5-2 未來展望 44
參考文獻 45
圖目錄
圖 2-1 簡單型 PLD 內部架構 3
圖 2-2 一般 PLD 的表示法 4
圖 2-3 一般函數式與 PLD 函數表示法之比較 4
圖 2-4 PROM 的結構 5
圖 2-5 PLA 的基本結構 5
圖 2-6 PAL 的基本結構 6
圖 2-7 CPLD 的架構方塊圖 7
圖 2-8 FPGA 的架構方塊圖 7
圖 2-9 16v8 內部結構圖 8
圖 2-10 巨集胞(Macro Cell)的結構 9
圖 2-11 暫存器輸出結構 12
圖 2-12 組合式 I/O 結構 13
圖 2-13 專用的輸出結構 14
圖 2-14 專用的輸入結構 15
圖 3-1 兩輸入基本 PLD 結構圖 17
圖 3-2 AO 結構 18
圖 3-3 AOI 結構 18
圖 3-4 教學模組完整電路 20
圖 3-5 PROM 基本結構圖 20
圖 3-6 PROM 的示教板電路 21
圖 3-7 PAL 基礎循序邏輯結構 22
圖 3-8 可變模式 PLD 元件結構示意圖 23
圖 3-9 可變模式 PLD 元件結構完整電路圖 24
圖 3-10 pga5v3 內部電路圖 25
圖 3-11 MC 內部電路圖 26
圖 4-1 兩輸入基本 PLD 結構面板圖 28
圖 4-2 PROM 基本結構面板圖 32
圖 4-3 PAL 基礎循序邏輯結構面板圖 35
圖 4-4 可變模式 PLD 元件結構面板圖 38
表目錄
表 2-1 積項輸入多工器(MUX1)的選擇與其功能 9 表 2-2 三態致能多工器(MUX2)的選擇與其功能 10 表 2-3 輸出多工器(MUX3)的選擇與其功能 10 表 2-4 回授多工器(MUX4)的選擇與其功能 11
表 2-5 控制位元與巨集胞結構輸出間的關係 16
表 3-1 開關設定狀態與邏輯關係(AO 結構) 18 表 3-2 開關設定狀態與邏輯關係(AOI 結構) 19 表 4-1 可規劃邏輯“NOT”的開關矩陣設定（高態輸出） 29 表 4-2 可規劃邏輯“NOT”的開關矩陣設定（低態輸出） 29 表 4-3 可規劃邏輯“AND”的開關矩陣設定（高態輸出） 30 表 4-4 可規劃邏輯“AND”的開關矩陣設定（低態輸出） 30 表 4-5 可規劃邏輯“NOR”的開關矩陣設定（高態輸出） 30 表 4-6 可規劃邏輯“NOR”的開關矩陣設定（低態輸出） 30
表 4-7 PROM 結構開關矩陣位址內的資料 33
表 4-8 三輸入“AND”閘的狀態設定 39
表 4-9 兩輸入“XOR”閘的狀態設定 40
表 4-10 三態閘的狀態設定 41
表 4-11 HOHNSON COUNTER（3bits）的狀態設定 42
第一章 緒 論
1-1 前言
以前只要提到數位電路，腦海中就很自然地聯想到邏輯閘；AND、OR … 等傳統 IC 所組成的電路(或稱離散電路；Discrete Logic)，隨著積體電路 技術的進步，電路設計已不再是僅僅使用傳統的 IC(Integrated Circuit)，
取而代之的是可以依特殊用途自行規劃，並且將功能電路積體化的 IC，積 體化的電路很難去了解個別化的行為表現，只有結果的呈現，看不到其內部 的運作情形，無法如早期的個別化 IC，可以藉由邏輯探針測試，驗證得知 信號的行為。
1-2 研究動機
MC(Macro-Cell)及 CLB(Configuration Logic Block)是構建可程式化 邏輯電路的兩種結構，在 VLSI(Very Large Scale Integration)技術進步，
PLD(Programmable Logic Devices)元件越做越大，設計電路也都全部透過 CAD 由 電 腦 完 成 。 HDL(Hardware Description Language)取 代 了 大 部 份 Schematic 設 計 的 方 式 ， 電 路 的 實 踐 也 透 過 ICR(In Circuit Reconfiguration)及 ISP(In System Program)的方式，直接從電腦開發設 計，經由 DownLoad Cable 傳輸應用電路的 PLD 元件上或附屬的 SEEPROM 上。
科技的發展迅速，研究的技術日益精湛，研發的產品日新月異，高科 技的產物也隨著技術的進步更上層樓，不論是產物的外觀、功能，都一直在 求新、求變，朝向”one touch”、人工智慧、簡便操作，會用就好；的確，
因為科技的進步帶給人們更方便，而研發者以先進的技術做複雜的東西，只 想該如何將產品改良得更短小，更 Powerful。然而產物本身所存在或隱藏 的基礎理論與技術，在基礎教學時，更難用先進的產品去實驗或驗證。
全心全意的追求進步、迎頭趕上，唯恐落人後的做法下，鮮少有人回 頭看看，在研究發展過程當中，漸漸被淡忘的基礎知識和技術。科技的產物 固然重要，然而基礎的知識與技能，更是不可失傳；科技的研究很重要，科 技的教育更是重要，觀念性的引導才是科技教育的根本，除了配合時代需 求，培訓充分的人才之外，更需要加強基礎科技知識的傳承與基本觀念的建 立。
本人從事專科學校電子工程可程式邏輯設計教學，要在實習中做 PLD 內部基礎結構實驗，太過於繁雜，只教 CAD 的使用，無法引領學生認知 PLD 之原理，因此乃有將 PLD 基礎結構及發展原理的之初階概念用模型製作，
引導學生從模組中真正體會 PLD 構成的基本道理。
1-3 論文架構
本論文內容如下：第二章中先探討可規劃邏輯元件之架構，本章乃是 針對 PLD 元件的架構介紹及 Macro Cell 架構的探討。第三章電路設計及製 作乃是針對本論文示教板之製作及電路做說明。第四章為結構單元的教學活 動設計，本章主要是針對示教板的教學活動設計案例，藉由活動的不同功 能，了解可程式邏輯元件架構，並且提供使用者規劃、設計出各種不同用途 的電路成品。最後的第五章為結論與未來展望，針對本論文製作模組的實用 和成效及未來可能發展性之建議，做為本論文總結。
第二章 可規劃邏輯元件之架構
2-1 概述
何謂 PLD？ PLD 是英文 Programmable Logic Devices 的縮寫，亦即可 規劃邏輯元件，意指 IC 的邏輯功能，可以由使用者依功能需求，根據廠商 所提供的電腦輔助設計軟體，以邏輯函數、文字描述或電路圖繪製等方式設 計，將設計結果以 ISP 或 ICR 執行、或是以燒錄器燒錄，將之實現於 IC 內 的一種邏輯元件。
PLD 元件的內部究竟有什麼”東西”，足以讓使用者來自行任意規劃，而 得到不同功能的 IC 呢？先從簡單型的 PLD(Simple PLD)探討之，SPLD 是屬 於雙層邏輯(Two-level Logic)，其內部主要由 AND 陣列及 OR 陣列組成，如 圖 2-1 所示為簡單型 PLD 內部架構。輸入經由緩衝器(Buffer)和其反相訊號 進入 AND 陣列，在 AND 陣列產生乘積項(Product Term)，再經由 OR 陣列輸 出乘積項之和(Sum Of Product，SOP)。
圖 2-1 簡單型 PLD 內部架構
PLD 之 AND 陣列與 OR 陣列的表示法如圖 2-2 所示。圖中”×”表示連結 之意，即熔絲存在。
AND MATRIX OR MATRIX
輸入 輸出
AND array OR array
AND 陣列
OR 陣列
圖 2-2 一般 PLD 的表示法
一般函數式之表示法與 PLD 函數式之表示法的比較，如圖 2-3 所示。
圖中乘積線與輸入線交接處有” ×”，表示熔絲”保留”(Intact)，沒有被”熔 斷”(Blown)，亦即該輸入項存在之意；有連結，連結處沒有” ×”者，表示 熔絲被”熔斷”，沒有該輸入項。
圖 2-3 一般函數式與 PLD 函數式表示法之比較
2-2 SPLD 之架構
SPLD 依 AND-OR 陣列之結構能否規劃，可分為三種基本類型：PROM、PLA、
PAL，分述如下。
一、PROM
PROM 是英文 Programmable Read Only Memory 的縮寫，可規劃唯讀記 憶體，簡稱 PROM，其內部結構如圖 2-4 所示，它是屬於 AND 陣列不可以規
一般邏輯函數式表示法 可規劃邏輯表示法
A A B B C C A
B C
C A B
D
A A B B C C D D
劃，OR 陣列可以規劃。PROM 如同位址解碼器。
I1 I0 I2
F0 F1 F3 F2
可規劃OR陣列
固定的AND陣列
圖 2-4 PROM 的基本結構
二、PLA
Programmable Logic Array，可規劃邏輯陣列，簡稱 PLA，其內部結構 如圖 2-5 所示。PLA 內部的 AND 陣列和 OR 陣列都可以規劃的。
I1 I0 I2
F0 F1 F2 F3
可規劃OR陣列
可規劃AND陣列
圖 2-5 PLA 的基本結構
三、PAL
Programmable Array Logic，可規劃陣列邏輯，簡稱 PAL，其內部結構 如圖 2-6 所示。PAL 內部的 AND 陣列可以規劃，OR 陣列是不可以規劃的。
I1 I0 I2
可規劃AND陣列
圖 2-6 PAL 的基本結構
2-3 CPLD
所謂 CPLD 就是複合型可規劃邏輯元件(Complex PLD)，係屬於複雜的 PLD 邏輯元件，圖 2-7 為 CPLD 的架構方塊圖。其內部由邏輯方塊 LB(Logic Blocks )、可規劃內部連線 PIA(Programmable Interconnect Array)、輸 入/輸出方塊(Input/Output Block)所組成。CPLD 基本上是由許多個邏輯方 塊 LB(Logic Blocks)組合而成的，每一個邏輯方塊 LB 如同一個簡單型的 PLD，而每一個 LB 與 LB 或 LB 與 I/O 之間的相互關係，是由可規劃的連接器 陣列 PIA(Programmable Interconnect Array)將整個邏輯電路組合而成 的。CPLD 具有 ISP 和 ICR 功能。
圖 2-7 CPLD 的架構方塊圖
2-4 FPGA
FPGA 的英文 Field Programmable Gate Array，現場可規劃閘陣列，
FPGA 是由許多經由可組構化邏輯胞(Configurable Logic Cell，CLB)、可 規劃的垂直和水平配線通道及開關矩陣(Switch Matrix)、I/O 方塊(IOB)所 組成的。FPGA 的架構方塊圖如圖 2-8 所示。它具有 ISP 和 ICR 功能。
FPGA 所謂的 Gate 不是半導體製程中的電晶體，而是邏輯胞 LC，半導 體製程中的連線關係是由數層光罩構成，然而 FPGA 的連線關係則是由可規 劃的方式來達成的。可規劃邏輯架構及繞線架構。
圖 2-8 FPGA 的架構方塊圖
LB
I/O PIA
LB LB LB
LB
LB LB LB
I/O
IOBs
CLB
IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs
CLB
CLB CLB
CLB CLB
開 關 矩 陣
開 關 矩 陣
CLB CLB
CLB CLB
CLB CLB
開 關 矩 陣 IOBs IOBs IOBs IOBs
內部連接區
IOBs IOBs IOBs
IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs
IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs IOBs
IOBs
2-5 Macro Cell 架構和規劃之探討
Macro Cell 是 PLD 元件的基礎結構，本節以 16V8 為例，來探討巨集胞 (Macro Cell，MC)的內部架構，圖 2-9 為 16V8 內部結構圖。
I/O7
I/O6
I/O5
I/O4
I/O3
I/O2
I/O1
I/O0
/OE/I9 可規劃
及閘陣列
I1∼I8 8
MC7 MACRO
MC1 MACRO
MC2 MACRO
MC3 MACRO
MC4 MACRO
MC5 MACRO
MC6 MACRO
MC0 MACRO CLK/I0
32×64
圖 2-9 16V8 內部結構圖
巨集胞 Macro Cell 的結構如圖 2-10 所示，巨集胞僅由多工器、暫存 器及基本邏輯閘所組成。每個巨集胞 Macro Cell 有二個全域位元(Global bits)SG0、SG1 和二個本地位元(Local bits)SL0×、SL1×，/SG0 僅在 MC0 和 MC7 取代∗SG1 控制位元，SG0 決定是否選擇暫存器狀態。SG1 與 SL0×則是同
∗ 請參考 AMD 公司 16V8 家族內部結構圖。
時掌控 4 個多工器以決定巨集胞的結構(Configuration of macro cell)狀 態，SL1×決定各自的輸出是低態動作或高態動作。SG0、SG1 與 SL0×的不同 組合，使得巨集胞的結構可以有四種不同的架構：(i)暫存器輸出(register output) 、 (ii) 組 合 式 輸 出 (combinatorial output) 、 (iii) 組 合 式 I/O(combinatorial I/O)、(iv)專屬輸入(dedicated input)。
圖 2-10 巨集胞(Macro Cell)的結構
2-5-1 MC 內多工器之探討
每個 MC 內部有 4 個不同功能的多工器，分別說明如下：
1、 積項輸入多工器(MUX1)
MC 內的 MUX1 多工器叫做積項輸入多工器，此多工器是用來選擇第八個 乘積項(Product Term)是否為及閘輸入項，並且同時控制三態閘輸出。此多 工器的控制位元 SG1 與 SL0×的選擇變化和其功能列於表 2-1。
1 1 0 X 1 0
1 1 1 0 0 1 0 0
1 1 0 X 1 0
1 0 1 1 0 X
D Q
Q SL1x
SL0x
*SG1 OE VCC
CLK SL0x SG1
來自鄰近的輸出腳 接到鄰近MC 的MUX4(0,X) MUX1
MUX2
MUX3
MUX4
I/Ox
表 2-1 積項輸入多工器(MUX1)的選擇與其功能 控制位元
SG1 SL0×
功 能
0 × l 輸入及閘有 8 個乘積項可用。
1 0 l 輸入及閘有 8 個乘積項可用。
1 1 輸入及閘有 7 個乘積項，第 8 個乘積項做 控制三態閘用。
2、 三態閘致能多工器(MUX2)
MC 內的 MUX2 多工器是三態閘致能多工器，三態閘致能多工器是用來決 定三態閘是否致能。將此多工器的控制位元 SG1 與 SL0×的選擇變化和其功 能列於表 2-2。
表 2-2 三態閘致能多工器(MUX2)的選擇與其功能 控制位元
SG1 SL0×
功 能
0 0 l 三態閘輸出被致能。
0 1 l 三態閘輸出被禁能。
1 0 l 三態閘輸出端受輸出致能腳/OE 的控制。
1 1 l 三態閘輸出受第 8 個乘積項控制。
3、輸出多工器(MUX3)
MC 內的 MUX3 多工器為輸出多工器，此多工器是用來設定 MC 內是否具有 暫存器。將此多工器的控制位元 SG1 與 SL0×的選擇變化和其功能列於表 2-3。
表 2-3 輸出多工器(MUX3)的選擇與其功能 控制位元
SG1 SL0×
功 能
0 × l 設定沒有暫存器存在。
1 0 l 設定具有暫存器存在的結構。
1 1 l 設定沒有暫存器存在。
4、回授多工器(MUX4)
MC 內的 MUX4 多工器為回授多工器，此多工器是用來選擇回授訊號來自 何處。在 MC0 和 MC7 的回授多工器(MUX4)，/SG0 取代 SG1，在此僅針對 MC1 MC6 的回授多工器(MUX4)的控制位元 SG1 與 SL0×的選擇變化和其功能列於表 2-4。
表 2-4 回授多工器(MUX4)的選擇與其功能 控制位元
SG1 SL0×
功 能
0 × l 回授訊號從鄰近三態閘輸出腳取出當 作輸入腳使用。
1 0 l 回授訊號來自暫存器的反相輸出端。
1 1 l 回授訊號來自本身的三態閘輸出。
2-5-2 MC 內部可規劃結構之探討
一、 有暫存器存在的輸出結構—SG0=0
只有 MC0 和 MC7 的回授多工器(MUX4)，/SG0 取代 SG1。
(i) 暫存器輸出結構
控制位元設定為 SG1=1 與 SL0×=0，巨集胞工作於暫存器輸出結構。
如圖 2-11 所示。8 個乘積項都輸出至 OR 閘，回授訊號來自正反器的反 相輸出端(/Q)，三態閘輸出致能受/OE 腳控制。正反器為前緣觸發，當 CLK 由 L→H 時，才將 OR 閘的輸出訊號鎖入 Q 中。
(a)有暫存器低態動作
如果 SL1×=0，低態動作。訊號由 OR 閘輸出，經由互斥或閘將 原訊號輸出，再經正反器的非反相(Q)輸出之後，透過三態閘反 相，得到的訊號與原訊號相位相反，即是低態動作。如圖 2-10(a) 所示。
(b)有暫存器高態動作
如果 SL1×=1，高態動作。訊號由 OR 閘輸出，經由互斥或閘將 原訊號反相輸出，再經正反器的非反相(Q)輸出之後，透過三態閘 反相，得到的輸出訊號與原訊號同相，即是高態動作。如圖 2-10(b) 所示。
D Q
CLK Q OE
(a) 低態動作
D Q
CLK Q OE
(b) 高態動作 圖 2-11 暫存器輸出結構
(ii)組合式 I/O 結構
控制位元設定為 SG1=1 與 SL0×=1，巨集胞工作於組合式 I/O 結構。
如圖 2-12 所示。此結構與暫存器輸出結構的差別，在於暫存器輸出結 構有 8 個乘積項輸出至 OR 閘，回授訊號來自正反器的反相輸出端，三 態閘輸出致能受/OE 腳控制，而組合式 I/O 結構只有 7 個乘積項輸出至 OR 閘，回授訊號來自本身三態閘的輸出端，而三態閘輸出致能受第 8 個輸入積項控制。
(a)組合式 I/O 低態動作
如果 SL1×=0，低態動作。訊號由 OR 閘輸出，經由互斥或閘將 原訊號輸出，直接傳送至三態閘反相輸出，得到的輸出訊號與原 訊號相位相反，即是低態動作。如圖 2-12(a)所示。
(b)組合式 I/O 高態動作
如果 SL1×=1，高態動作。訊號由 OR 閘輸出，經由互斥或閘 將原訊號反相輸出，再經三態閘反相輸出，得到的輸出訊號與原 訊號同相，即是高態動作。如圖 2-12(b)所示。
(a) 低態動作 圖 2-12 組合式 I/O 結構
(b) 高態動作
圖 2-12 組合式 I/O 結構（續）
二、無暫存器存在的輸出結構 SG0=1
(i) 專用的輸出結構(dedicated output)
控制位元設定為 SG1=0 與 SL0×=0，巨集胞工作於專用的輸出結構，
如圖 2-13 所示。8 個乘積項都輸出至 OR 閘，三態閘輸出致能接至 Vcc(“1”)，也就是三態閘輸出致能，表示三態閘僅設限於輸出。16V8 內部 MC3 和 MC4 無回授路徑，因為在無暫存器存在的架構下，CLK(pin 1) 和/OE(pin 11)成為可用的輸入腳，pin 1 成為 MC7 的回授路徑，而 pin 11 成為 MC0 的回授路徑了。
(a)專用的輸出低態動作
如果 SL1×=0，低態動作。訊號由 OR 閘輸出，經由互斥或閘將 原訊號輸出，直接傳送至三態閘反相輸出，得到的輸出訊號與原 訊號相位相反，即是低態動作。如圖 2-13(a)所示。
(b)專用的輸出高態動作
如果 SL1×=1，高態動作。訊號由 OR 閘輸出，經由互斥或閘 將原訊號反相輸出，再經三態閘反相輸出，得到的輸出訊號與原 訊號同相，即是高態輸出。如圖 2-13(b)所示。
Vcc
(a) 低態動作
Vcc
(b) 高態動作 圖 2-13 專用的輸出結構
(ii) 專用的輸入結構
控制位元設定為 SG1=1 與 SL0×=1，巨集胞工作於專用的輸入結構，
如圖 2-14 所示。8 個乘積項都輸出至 OR 閘，三態閘輸出致能接至地 (“0”)，也就是三態閘輸出禁能，表示三態閘為高阻抗，沒有輸出訊號，
此時除了 MC0 和 MC7 外，回授訊號都是來自鄰近的 I/O 腳，MC0 和 MC7 的回授訊號來自 pin 11 和 pin 1，都只當做輸入架構用。
來自鄰近I/O腳
圖 2-14 專用的輸入結構
(iii)組合式 I/O 結構
控制位元設定為 SG1=1 與 SL0×=1，巨集胞工作於組合式 I/O 結構。
如圖 2-12 所示。此結構只有 7 個可用的乘積項輸出至 OR 閘，第 8 個輸 入積項用來控制三態閘致能輸出，回授訊號取自本身三態閘的輸出端，
經由回授多工器到及閘陣列，可以當作輸入腳用。
(a)組合式 I/O 低態動作
如果 SL1×=0，低態動作。訊號由 OR 閘輸出，經由互斥或閘將 原訊號輸出，直接傳送至三態閘反相輸出，得到的輸出訊號與原 訊號相位相反，即是低態動作。如圖 2-12(a)所示。
(b)組合式 I/O 高態動作
如果 SL1×=1，高態動作。訊號由 OR 閘輸出，經由互斥或閘 將原訊號反相輸出，再經三態閘反相輸出，得到的輸出訊號與原 訊號同相，即是高態輸出。如圖 2-12(b)所示。
2-6 總結
經由前幾節的討論之後，將控制位元的不同選擇與巨集胞輸出結構間 的關係整理於表 2-5，以方便參考比較及研究與瞭解。
表 2-5 控制位元與巨集胞輸出結構間的關係 SG0 SG1 SL0× 架 構 架構圖
1 0 0 專用的輸出 圖 2-13 1 0 1 專用的輸入 圖 2-14 0 1 0 暫存器輸出 圖 2-11
× 1 1 組合式 I/O 圖 2-12
第三章 電路設計及製作
本論文共研製了四種教學展示模組，做為教學活動中的輔助器材，在 教學進行中，擔任展示題目的實踐，活動中由老師現場操作，或由學生設計 及操控展示模組。所製作的成品計有：
（1） 兩輸入基本 PLD 結構
（2） PROM 基本結構
（3） PAL 基本循序邏輯結構
（4） 可變模式 PLD 元件結構
3-1 兩輸入基本 PLD 結構
圖 3-1 是兩輸入基本 PLD 結構圖，它有兩個輸入，一個輸出。電路 的輸出結構可以由 PSW 調整為 AO（AND-OR）結構，或 AOI
（AND-OR-INVERT）結構，經由 F0~F7 的設定狀態，可設定成兩輸入的各 種邏輯運算。
圖 3-1 兩輸入基本 PLD 結構圖
PSW A
B
Vcc F0
F1 F2
F3 F4
F5 F6
F7
Y X0 X1 X2 X3
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
當 PSW 為 ON 時，電路如圖 3-2 所示，此為 AO 結構，開關 F0~F7 的 狀態與邏輯關係如表 3-1。
圖 3-2 AO 結構電路
表 3-1 開關設定狀態與邏輯關係（AO 結構）
F0 F1 F2 F3 F4 F5 F6 F7 AND ON OFF ON OFF ON ON ON ON
OR ON OFF OFF OFF OFF OFF ON OFF NAND OFF ON OFF OFF OFF OFF OFF ON
NOR OFF ON OFF ON ON ON ON ON XOR OFF ON ON OFF ON OFF OFF ON NXOR ON OFF ON OFF OFF ON OFF ON 當 PSW 設為 OFF 時，電路如圖 3-3 所示，此為 AOI 邏輯結構，開關 F0~F7 的狀態與邏輯關係如表 3-2。
圖 3-3 AOI 邏輯結構電路
開 關 操
作 狀
態
運 算
A
B
F0 F1 F2 F3
F4 F5 F6 F7 Y
A
B
F0 F1 F2 F3
F4 F5 F6 F7 Y
表 3-2 開關設定狀態與邏輯關係
F0 F1 F2 F3 F4 F5 F6 F7 AND OFF ON OFF OFF OFF OFF OFF ON
OR OFF ON OFF ON ON ON ON ON NAND ON OFF ON OFF ON ON ON ON NOR ON OFF OFF OFF OFF OFF ON OFF XOR ON OFF ON OFF OFF ON OFF ON NXOR OFF ON ON OFF ON OFF OFF ON
從 A 和 B 的開關設定輸入邏輯狀態，亮燈代表邏輯狀態為“1”，不 亮代表邏輯狀態為“0”，PSW(Polarity switch) 為輸出極性選擇，亮燈代表 邏輯狀態為“1”，輸出極性選擇為高態輸出，設定為 AO 結構，不亮代表 邏輯狀態為“0”，輸出極性選擇為低態輸出，設定為 AOI 結構。輸出也用 燈來指示狀態，亮燈代表邏輯狀態“1”，不亮代表邏輯狀態“0”。開關矩 陣經由各種不同的設定，得到可規劃邏輯的結果，設定的開關矩陣就是可規 劃邏輯元件的熔絲圖。
本教學模組用小型 PAL 配合週邊電路做成，如圖 3-4 所示，開關矩陣 是為達成邏輯設定的主要部份，此部份加在 PAL 的外部。開關矩陣可以擴 充，目前面板預留 4×2 開關矩陣，做為擴充乘積項之用。
開 關 操
作 狀
態
運 算
圖 3-4 教學模組完整電路 3-2 PROM 基本結構
PROM 也是一種可規劃元件，圖 3-5 所示是一個 3 輸入、4 輸出的 PROM 基本結構，開關矩陣位於 OR 閘的輸入部份，每個位置的資料用開關 F0~F31 來設定而成，ON 代表“1”， OFF 代表“0” ，該 Bit 若設為“0”，則在 OR 閘 的輸出為“0”。A、B、C 為位址線，由 A、B、C 的狀態來決定要使用那 一個位址，再將該位址內的資料輸出到 D1~D4，PROM 即是以此方法取得 資料的。CPLD/FPGA 的 LUT 類似這種結構。
圖 3-5 PROM 基本結構圖
A
B
C
D1 D2 D3 D4 1 A
2 B 3 Y0 4 Y1 5 Y2 6 Y3 7 Y4 8 Y5 9 Y6
10 GND Y7 11
12 nOUTOUTVccX3X2X1X0 1314151617181920
PAL
OUT X0
X2
排阻
Vcc Vcc
Vcc
Vcc Vcc
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A
B
X1 X3
OUT
PROM 的示教板電路，如圖 3-6 所示，由 3 個小型 PAL(一個 3 to 8 解碼器和兩個 4 輸入 AO 電路)及 8×4 的開關矩陣組成，並由週邊顯示電路 配合而成。開關矩陣的設定，除了設定位址的資料，還可以執行邏輯電路。
圖 3-6 PROM 的示教板電路
3-3 PAL 基礎循序邏輯結構
在 PLD 中經常用 D 型正反器設計記憶元件，在此循序邏輯示教板中，
用 3 個正反器做 3 位元狀態的記憶，控制循序進行的組合邏輯，則由 AND Array 的開關矩陣來完成，如圖 3-7 所示。
A(0)
A(1)
A(2)
D1 D2 D3 D4
X0 X1 X2 X3 X4 X5 X6 X7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11
Y12 Y13
Y14 Y15
Y16 Y17
Y18 Y19
Y20 Y21
Y22 Y23
Y24 Y25
Y26 Y27
Y28 Y29
Y30 Y31
圖 3-7 PAL 基礎循序邏輯結構
AND 開關矩陣加在 AND 輸入端，共用了 12 個 8 輸入的 AND 閘，這 些 8 輸入的 AND 閘用小型 PAL 元件設計，其餘的正反器及 OR Array 則採 用 CPLD7128 製成，開關矩陣為 8×12 個，此為提供外界輸入做重置設定之 用，可設定 3 位元的順序邏輯教學範例。輸入部份有 CLK、 CLR 和可設定 的 X，顯示部份除了用 LED 顯示輸出狀態外，同時採用七段顯示器顯示十 進制數字。
3-4 可變模式 PLD 元件結構
圖 3-8 是可變模式 PLD 元件結構電路的示意圖，完整的電路設計如圖 3-9 所示，圖 3-10 是 pga5v3 內部電路圖，圖 3-11 則是 Macro Cell 內部電路，
其中的 Macro Cell 是可變模式設定電路，並由外部的控制位元 SG0、SG1、
SL10、SL11、SL12、SL00、SL01、SL02 各腳來設定整體模組的工作模式，
可變化為（1）組合邏輯 AO、（2）組合邏輯 AOI、（3）循序邏輯 AO、（4）
循序邏輯 AOI 的操作。
D Q
Q
D Q
Q
D Q
Q O2 O0
O1 CLK
CLR
X
圖 3-8 可變模式 PLD 元件結構示意圖
三組 Macro Cell（MC1~MC3）由 CPLD 7128 製作完成，12 輸入的 AND 閘由 PAL16V8 或 GAL16V8 做成，使用 12×12 個開關矩陣做邏輯設定。
控制位元 SG0 是用來選擇使用組合邏輯模式或是循序邏輯模式，亮燈 代表邏輯狀態為“1”，選用組合邏輯模式，不亮代表邏輯狀態為“0”，選 用循序邏輯模式。SL1×為輸出極性選擇，亮燈代表邏輯狀態為“1”，輸出 極性選擇為高態輸出，不亮代表邏輯狀態為“0”，輸出極性選擇為低態輸 出。
若控制位元 SG0=1、SG1=0、SL0×=1、SL1×=1，為選定組合邏輯 AO 結構的操作模式，若僅將 SL1×由 1 改為 0，則是選定組合邏輯 AOI 結構的 操作模式。假若控制位元 SG0=0、SG1=0、SL0×=0、SL1×=1，為選定循序 邏輯 AO 結構的操作模式，將 SL1×由 1 改變為 0，則為循序邏輯 AOI 結構 的操作模式。
MC1
MC2
MC3 I0/CLK
I1
I2
I3
OUT0
OUT1
OUT2
輸出部份除了用 LED 顯示輸出狀態外，同時採用七段顯示器顯示十進 制數字。控制位元配合開關矩陣經由各種不同的設定，藉由面板的顯示，得 到可規劃邏輯元件 MC 的熔絲圖，達到示範教學的目的。
圖 3-9 可變模式 PLD 元件結構完整電路圖
圖 3-10 pga5v3 內部電路圖
圖 3-11 MC 內部電路圖
第四章 教學活動設計
PLD 是一種經由電子熔絲連接內在邏輯閘的積體電路，規劃時要熔斷 不連接的路徑上的熔絲，以便得到一個特殊電路。“規劃”是指裝置內部結 構的一種硬體程序。PLD 的初始狀態，所有熔絲均保留完整的，規劃此裝 置以及熔斷內部熔絲，就可以達成所需要的邏輯功能。
在本活動設計的示教板中，以開關“ON”表示熔絲保留，開關“OFF”
表示熔絲燒斷，示教板上的顯示就是可規劃邏輯元件內部的熔絲圖。
本活動設計共有四個單元：
一、兩輸入基本 PLD 結構 二、PROM 結構
三、PAL 基礎循序邏輯結構 四、可變模式 PLD 元件結構
4-1 活動一：兩輸入基本 PLD 結構
圖 4-1 兩輸入基本 PLD 結構面板圖
單元目標：藉由開關矩陣以“OFF”或“ON”的切換操作，來瞭解並且 實現 PLD 基本邏輯的行為。
活動前的思考：
PLD 的初始狀態是熔絲全部保留的。
【思考】熔絲全部保留，它所呈現的輸出是甚麼？“0”或“1”。
【思考】以邏輯的觀點言，乘積項的所有熔絲都保留，輸出是“0”，它 依據的基本原理(Basic Theorems)是甚麼？
【思考】熔絲保留即表示相連接，那熔絲燒斷(Fuses Blown)表示甚麼？
【思考】一個多輸入的積項，若只用一個積項，其餘沒有用到的積項，
熔絲保留？或是燒斷呢？
A B
Y
INPUT Fuse Array OUTPUT
兩輸入基本PLD示教面板
F0 F1 F2 F3
F4 F5 F6 F7
F8 F9 F10 F11
F12 F13 F14 F15
Z
PSW
POLARITY SW
（I）實現“NOT”的邏輯行為
（a）一般邏輯的概念
“NOT”，反亦即相反、補數之意，變數 A 的反相，它的表 示式為/A 或 A’。假使 A=0，/A=1，反之，A=1，/A=0。
（b）可規劃邏輯概念 j高態輸出時的操作
函數表示式：Y=/A，設定開關矩陣如表 4-1，改變輸入 A 的狀 態，記錄 LED 的輸出狀態驗證。
表 4-1 可規劃邏輯“NOT”的開關矩陣設定（高態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 NOT OFF OFF ON OFF OFF ON ON ON ON k低態輸出時的操作
函數表示式：/Y=A，設定開關矩陣如表 4-2，改變輸入 A 的狀 態，記錄 LED 的輸出狀態驗證。
表 4-2 可規劃邏輯“NOT”的開關矩陣設定（低態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 NOT ON ON OFF OFF OFF ON ON ON ON
（II）實現“AND”的邏輯行為
（a）一般邏輯的概念
“AND”，及，當輸入同時都為“1”，輸出才有“1”，輸 入只要有“0”，輸出就是“0”。
（b）可規劃邏輯概念 j高態輸出時的操作
函數表示式：Y=A．B，設定開關矩陣如表 4-3，改變輸入 A、
開 關 操
作 狀
態
運 算
開 關 操
作 狀
態
運 算
B 的狀態，記錄 LED 的輸出狀態驗證。
表 4-3 可規劃邏輯“AND”的開關矩陣設定（高態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 AND OFF ON OFF ON OFF ON ON ON ON k低態輸出時的操作
函數表示式：/Y= /A＋/B，設定開關矩陣如表 4-4，改變輸入 A、B 的狀態，記錄 LED 的輸出狀態驗證。
表 4-4 可規劃邏輯“AND”的開關矩陣設定（低態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 AND ON OFF ON OFF OFF OFF OFF OFF ON
（III）實現“NOR”的邏輯行為
（a）一般邏輯的概念
“NOR”，或，當輸入只要有“1”，輸出就為“0”，輸入全 為“0”時，輸出才為“1”。
（b）可規劃邏輯概念 j高態輸出時的操作
函數表示式：Y= /(A＋B)，設定開關矩陣如表 4-5，改變輸入 A、B 的狀態，記錄 LED 的輸出狀態驗證。
表 4-5 可規劃邏輯“NOR”的開關矩陣設定（高態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 NOR OFF OFF ON OFF ON ON ON ON ON k低態輸出時的操作
函數表示式：/Y= /A．/B，設定開關矩陣如表 4-6，改變輸入
開 關 操
作 狀 運 態
算
開 關 操
作 狀
態
運 算
開 關 操
作 狀
態
運 算
A、B 的狀態，記錄 LED 的輸出狀態驗證。
表 4-6 可規劃邏輯“NOR”的開關矩陣設定（低態輸出）
PSW F0 F1 F2 F3 F4 F5 F6 F7 NOR ON OFF ON OFF ON ON ON ON ON
【練習】
1. 實現“OR”的邏輯行為j高態輸出時的操作k低態輸出時的操作，改 變輸入狀態，記錄 LED 的輸出狀態驗證。
2. 實現“NAND”的邏輯行為j高態輸出時的操作k低態輸出時的操 作，改變輸入狀態，記錄 LED 的輸出狀態驗證。
3. 實現“XOR”的邏輯行為j高態輸出時的操作k低態輸出時的操作，
改變輸入狀態，記錄 LED 的輸出狀態驗證。
4. 實現“NXOR”的邏輯行為j高態輸出時的操作k低態輸出時的操 作，改變輸入狀態，記錄 LED 的輸出狀態驗證。
開 關 操
作 狀 運 態
算
4-2 活動二： PROM 結構
圖 4-2 PROM 結構面板圖
單元目標：藉由開關矩陣以“OFF”或“ON”的切換操作，來瞭解並且 實現 PROM 結構的行為。
【思考】沒有用到的位址線要如何處理？接“0”或“1”。
（I）實現 PROM 結構
（a）在開關矩陣位址 0 至位址 7，存入 4 bits 任意值。假設位址 1 存
A(0) A(1)
INPUT
OUTPUT
Fuse Array
PROM結構示教面板
Y0 Y1 Y2 Y3
F0 F1 F2 F3
F4 F5 F6 F7
F8 F9 F10 F11
F12 F13 F14 F15
F16 F17 F18 F19
F20 F21 F22 F23
F24 F25 F26 F27
F28 F29 F30 F31
A(2)
“9”，開關設定“1001”，位址 2 存“F”，開關設定“1111”。
（b）設定 INPUT 開關選擇位址線，讀出並記錄該位址所存的資料於 表 4-7 內。
【註】面板 OUTPUT 的 LED 顯示就是該位址之資料。
表 4-7 PROM 結構開關矩陣位址內的資料 位址
0
位址 1
位址 2
位址 3
位址 4
位址 5
位址 6
位址 7 數值
（c）繪出熔絲圖
【註】面板開關矩陣即是。
（II）實現基本邏輯
（a）“NOT”
函數表示式：Y=/A。A（0）代表 A，位址線 A（1）、A（2）要 接地，開關矩陣 F0 撥至“ON”，本行其餘開關為“OFF”，Y0 顯 示輸出結果，記錄並驗證。面板開關矩陣就是對應的熔絲圖。
（b）“XOR”
函數表示式：Y=/A．B＋A．/B。A（0）代表 A，A（1）代表 B，
沒有用到的位址線 A（2）要接地，開關矩陣 F4、F8 撥至“ON” 本 行其餘開關為“OFF”，Y0 顯示輸出結果，記錄並驗證。面板開關 矩陣就是對應的熔絲圖。
（c）同時執行兩輸出“AND”和“OR”
函數：Y=A．B 和 Y=A＋B。A（0）代表 A，A（1）代表 B，
位址線 A（2）做執行“AND”或“OR”的選擇設定，開關 A（2）
設定為“ON”執行“AND”，開關 A（2）設定為“OFF”則執行
位 址 內
容
“OR”，開關矩陣 F4、F8、F12、F28 設置於“ON”，本行其餘開 關為“OFF”，Y0 顯示輸出結果，記錄並驗證。面板開關矩陣就是 對應的熔絲圖。
（III）實現全加器電路 全加器函數
Sum=/A．/B．Ci＋/A．B．/Ci＋A．/B．/Ci＋A．B．Ci Co =A．B．/Ci＋A．/B．Ci＋/A．B．Ci＋A．B．Ci
接腳設定：
A（0） A A（1） B A（2） Ci Y0 Co
Y1 Sum
Y2 不用
Y3 不用
開關矩陣 F5、F9、F12、F17、F20、F24、F28、F29 設定為“ON”，
本行其餘開關為“OFF”，改變輸入數值，記錄 LED 的輸出狀態驗 證。面板開關矩陣就是對應的熔絲圖。
【練習】
1. 在位址 0 至位址 7 存入學號，多餘的位址存入“F”。
2. 實現j三輸入“AND” k三輸入“XOR”。
3. 設計 2 bits 乘法器。
4-3 活動三：PAL 基礎循序邏輯結構
圖 4-3 PAL 基礎循序邏輯結構面板圖
單元目標：藉由開關矩陣以“OFF”或“ON”的切換操作，來瞭解並且 實現循序邏輯結構的行為。
【思考】使用 PLD 元件執行循序邏輯電路，為什麼要以 D 型正反器來 設計呢？
X
INPUT Fuse Array
PAL基礎循序邏輯結構示教面板
F0 F1 F2 F3
CLK
CLR
F4 F5 F6 F7
F8 F9 F10 F11 F12 F13 F14 F15
F16 F17 F18 F19 F20 F21 F22 F23
F24 F25 F26 F27 F28 F29 F30 F31
F32 F33 F34 F35 F36 F37 F38 F39
F40 F41 F42 F43 F44 F45 F46 F47
F48 F49 F50 F51 F52 F53 F54 F55
F56 F57 F58 F59 F60 F61 F62 F63
F64 F65 F66 F67 F68 F69 F70 F71
F72 F73 F74 F75 F76 F77 F78 F79
F80 F81 F82 F83 F84 F85 F86 F87
F88 F89 F90 F91 F92 F93 F94 F95
OUTPUT
Q0 Q1 Q2
CLK
ST QA
QB QC
（I）實現 PAL 基礎循序邏輯結構
（a）設計一個循序邏輯，狀態圖如下：
採用 D 型正反器，狀態方程式：
QA=ST＋QB．/QA＋/QB．QA
QB=ST＋/QB＋QC．QA＋/QC．QB．/QA QC=/ST．QB
接腳設定：
CLK CLK CLR 不用
X ST(RESET)
Q0 QA
Q1 QB
Q2 QC
011
100
010
111 110
101
0
0
0 0
0
1 1
1 1 1
1 0
ST 設定為 RESET，當 ST 為“OFF”，輸出只有在 CLK 來時才改變 狀態，若 ST 為“ON”，則輸出一直停留在初始狀態“011”。開關矩陣 F0、F11、F12、F18、F22、F32、F45、F46、F50、F54、F59、F60、F63、
F65、F68 為“ON”，第 0、1、2、4、5、6、7、8 行其餘開關為“OFF”，
第 3、9、10、11 行的所有開關為“ON”，記錄 LED 的輸出狀態驗證。
面板開關矩陣就是對應的熔絲圖。
【練習】
1. 設計一個循序邏輯，狀態顯示學號，起始值為學號的第一碼。
2. 設計 3 bits 上數計數器。
3. 設計 3 bits 下數計數器。
4. 設計 3 bits 可上/下數計數器。
4-4 活動四：可變模式 PLD 元件結構
圖 4-4 可變模式 PLD 元件結構面板圖
I2
INPUT Fuse Array OUTPUT
可變模式PLD元件結構示教面板
F0 F1 F2 F3
CLK/I0
I/O0 I/O1 I/O2
F4 F5 F6 F7 F8 F9 F10 F11
F12 F13 F14 F15 F16 F17 F18 F19 F20 F21 F22 F23
F24 F25 F26 F27 F28 F29 F30 F31 F32 F33 F34 F35
F36 F37 F38 F39 F40 F41 F42 F43 F44 F45 F46 F47
F48 F49 F50 F51 F52 F53 F54 F55 F56 F57 F58 F59
F60 F61 F62 F63 F64 F65 F66 F67 F68 F69 F70 F71
F72 F73 F74 F75 F76 F77 F78 F79 F80 F81 F82 F83
F84 F85 F86 F87 F88 F89 F90 F91 F92 F93 F94 F95
F96 F97 F98 F99 F100 F101 F102 F103 F104 F105 F106
F108 F109 F110 F111 F112 F115 F116
F107
F113 F114 F117 F118 F119
F120 F121 F122 F123 F124 F125 F126 F127 F128 F129 F130 F131
F132 F133 F134 F135 F136 F137 F138 F139 F140 F141 F142 F143
SG1 SG0 SL00 SL01 SL02 SL10 SL11 SL12
POLARITY MODE
I1
I3
OE/I4
控制位元
單元目標：藉由開關矩陣以“OFF”或“ON”的切換操作，來瞭解並且 實現可變模式 PLD 元件結構的行為。
【思考】使用可變模式 PLD 元件，可以執行組合邏輯或循序邏輯，它怎麼 做到的呢？
（I）實現組合邏輯 AO 電路 三輸入“AND”閘
函數式 Y= A．B．C，做組合邏輯且專用輸出模式，高態輸出，
其狀態設定如表 4-8。
表 4-8 三輸入“AND”閘狀態設定（AO）
MODE POLARITY
SG1 SG0 SL00 SL01 SL02 SL10 SL11 SL12 OFF OFF OFF OFF OFF ON ON ON
接腳設定：
CLK/I0 不用 I1 A I2 B I3 C OE/I4 不用 I/O0 Y I/O1 不用 I/O2 不用
矩陣開關設定 F0、F2、F4 為“ON”，本列其餘的為“OFF”，
其餘所有列的開關都為“ON”。由 C、B、A 以二進位碼輸入數值，
如“101”…，記錄 LED 的輸出狀態驗證。矩陣開關和控制位元的狀 態就是該電路的熔絲圖。
（II）實現組合邏輯 AOI 電路 兩輸入“XOR”閘
函數式/Y= A．B＋/A．/B，做組合邏輯且專用輸出模式，低態輸 出，其狀態設定如表 4-9。
表 4-9 兩輸入“XOR”閘狀態設定(AOI)
MODE POLARITY
SG1 SG0 SL00 SL01 SL02 SL10 SL11 SL12 OFF OFF OFF OFF OFF ON ON ON
接腳設定：
CLK/I0 不用 I1 A I2 B I3 不用 OE/I4 不用 I/O0 Y I/O1 不用 I/O2 不用
矩陣開關設定，第一列 F0、F2 為“ON”，本列其餘的為
“OFF”，第二列 F13、F15 為“ON”，本列其餘的為“OFF”，其 餘所有列的開關都為“ON”。由 A、B 以二進位碼輸入數值，記錄 LED 的輸出狀態驗證。矩陣開關和控制位元的狀態就是該電路的熔 絲圖。
（III）實現三態閘
X=1，Y=/A，X=0，Y=高阻抗；不隨輸入改變。其狀態設定 如表 4-10 所示。
表 4-10 三態閘的狀態設定
MODE POLARITY
SG1 SG0 SL00 SL01 SL02 SL10 SL11 SL12 ON OFF ON ON ON ON ON ON
接腳設定：
CLK/I0 不用 I1 X I2 A I3 不用 OE/I4 不用 I/O0 Y I/O1 不用
矩陣開關設定，第一列 F0 為“ON”，本列其餘的為“OFF”，第 二列 F15 為“ON”，本列其餘的為“OFF”，其餘所有列的開關都為
“ON”。由 A 輸入邏輯狀態，記錄 LED 的輸出狀態驗證。
（IV）實現 JOHNSON COUNTER（3bits）
狀態方程式：
QA=/QC QB=QA QC=QB
其狀態設定如表 4-11 所示。
表 4-11 JOHNSON COUNTER（3bits）的狀態設定
MODE POLARITY
SG1 SG0 SL00 SL01 SL02 SL10 SL11 SL12 ON ON OFF OFF OFF ON ON ON
接腳設定：
CLK/I0 CLK I1 不用 I2 不用 I3 不用 OE/I4 不用 I/O0 不用 I/O1 不用 I/O2 不用
矩陣開關設定，第一列 F11 為“ON”，本列其餘的為“OFF”，第 五列 F54 為“ON”，本列其餘的為“OFF”，第九列 F104 為“ON”，
本列其餘的為“OFF”，其餘所有列的開關都為“ON”。由 CLK 提供 時脈輸入，記錄 LED 的輸出狀態驗證。
【練習】
1. 以 AO 元件實現下列邏輯：
•5 輸入“AND”閘‚3 輸入“OR”ƒ2 輸入“NOR”„3 輸入“NAND”…全加 器†反相器‡緩衝器。
2. 以 AOI 元件，重做上題之邏輯。
3. 設計一個除 5 的計數器。
第五章 結 論
5-1 結論
經過「基礎 PLD 結構單元之教學活動設計」研究與製作過程，把可規 劃邏輯的基礎結構實體化，並且完成教學模組的成品，真正的用在基礎科學 的教學。實用的結果，成效良好，在教學過程中，除了 CAD 的方便設計和 軟體模擬的電路驗證及完成實體電路之外，能夠看到 PLD 結構內的運作情 形，學生都可運用自如。
PLD 基礎結構單元深埋在 CPLD 或 FPGA 等超大型 PLD 元件中，本論 文及作品改善了在大型 PLD 的方塊中只有圖示代替的缺點，能深入瞭解大 型 PLD 內部可能的運作情形，
標準數位邏輯元件漸漸式微，可規劃元件更形重要，從小型的到大型 的都用輔助軟體設計並且製作完成，「基礎 PLD 結構單元之教學活動設計」
製作可輔佐電腦輔助設計的不足，在 PLD 實際製作教學時，可從簡易動手 做的規劃行為中，引起學生的興趣，真正的觀察到”熔絲開關”群的狀態與電 路運作的關係。
5-2 未來展望
迎頭趕上是今日科技領域互相傾軋較勁，追求進步的原動力，企盼在追 求更大更快的同時，能在基礎教育方面為莘莘學子們多一些概念性的引導。
PLD 的基礎教學設計，除本論文外，可用現代發達的媒體技術，在實 體電路做不到的地方，用多媒體來展現，將會有更好的效果。
參考文獻
〔1〕 Charles H.Roth,Jr.﹐“Fundamentals of Logic Design , Fourth edition”。
〔2〕 Richard S. Sandige.﹐“MODERN DIGITAL DESIGN”。
〔3〕 Parag K. Lala﹐“DIGITAL SYSTEM DESIGN USING PROGAMMABLE LOGIC DEVICES ”。
〔4〕 “PAL Device Data Book and Design Guide”﹐Advanced Micro Devices﹐
1995。
〔5〕 “Field programmable gate arrays”，IEEE Potentials，vol.18,pp34-36，
Oct.-Nov.1999。
〔6〕 “數位邏輯 PLD 設計”﹐新華電腦﹐chap. 1。
〔7〕 李隆財．吳銘鏞﹐“PLD 數位邏輯電路設計”﹐長高電腦圖書﹐86 年 1 月﹐chap. 1。
〔8〕 鍾明政．吳金勇編著﹐“XILINX FPGA 數位邏輯設計”﹐長高電腦圖書﹐
86 年 1 月﹐chap. 1。
〔9〕 林容益﹐“CPLD 數位電路設計發展應用（進階篇）”﹐全華﹐86 年 6 月﹐chap. 9。
〔10〕蕭如宣﹐“個人電腦輔助數位電路設計”﹐儒林﹐86 年 6 月﹐chap. 1-1。
〔11〕鄧錦城﹐“PLD 入門與應用”﹐益眾﹐88 年 10 月﹐chap.1。
〔12〕王志湖﹐“數位邏輯”﹐滄海﹐88 年 1 月﹐chap.15。
