3.2.1 振盪器之負電阻分析振盪器之負電阻分析振盪器之負電阻分析振盪器之負電阻分析
根據 3.1 節的說明，我們得知此電路架構之所以能克服單級皮爾斯電路中負 電阻不足的關鍵在於振盪迴路中的相位延遲，而從（3.1）式和圖 3.4 的分析中，
我們可以看出來在選定適當範圍後電路各級轉導值對於負電阻大小影響並不顯 著。又由於電晶體的尺寸大小會產生寄生電容和一定程度的等效電阻，使得迴路 的相位延遲會受到電晶體尺寸的影響，電路的功率消耗的影響主要參數為電晶體 尺寸，故在我們的設計流程中，電晶體尺寸將被先決定，再利用電路中的回授電 阻來進行相位的調節。根據第一章的規格比較，市面上的 CMOS 表面聲波振盪 器的消耗電流約在 50~90mA 之間，故我們設定目標為在 40mA 以下能夠提供足 夠大的負電阻。已知 NMOS 和 PMOS 中的載子移動率比為 3：1，為了輸出對稱 起見，兩者尺寸比約為 1：3，在本論文的設計中尺寸為 1.85µm/6µm；在單一增 益級為上述固定尺寸後，我們調整其並排個數(m 值)以達到等效放大的目的，當 m=50 的時候，電路的損耗電流約為 40mA，即我們設定之目標，為了試探其下 限，我們設計 m=12，損耗電流改以 10mA 為目標，圖 3.5 為此條件下變化回授 電阻參數所得到相對應的負電阻大小。從圖 3.5 可以看出回授電阻參數 6~10kΩ 之間負電阻有良好表現，考慮功率損耗與成功起振與否，並同時考慮避免不必要 的寄生振盪等問題，損耗電阻和負電阻間必須維持適當的比例，理想的負電阻值 約在損耗電阻的 7~30 倍之間[16]，故根據圖 3.5(a)的模擬結果我們選擇回授電阻 大小為 8kΩ，以此為基準來進行電路設計。此時前兩級相位延遲為 0.38π，如圖 3.5(b)所示。
(a)
(b)
圖 3.5 (a)調整相位用電阻與負電阻值的相對應關係(b)選定後之相位延遲
3.2.2 頻率調整之設計頻率調整之設計頻率調整之設計頻率調整之設計
由於振盪器的振盪頻率會受到製程、溫度以及種種環境變數等影響，我們希 望能在設計中加入頻率調整的機制，以因應各種環境變數所造成輸出頻率飄移。
在振盪器電路中，可變電容(Varactor)為最常用的頻率調整方法，因此在電路設計 上，我們將先調整兩旁負載電容找出合理的振盪範圍，也就是在此電容值範圍內 負電阻之值能維持一定比例來確保起振，再藉此觀察出振盪頻率調整範圍，最後 將電容替換成可變電容重複同樣的流程。圖 3.6(a)為替換兩旁負載電容所相對應 的負電阻值。由此我們可以看出適當的電容值範圍約在 8~16pF 之間，就應用範 圍的較適當值為 16pF。圖 3.6(b)為參數選定後之負電阻趨勢圖，除了足夠大的負 電阻外，其最大負電阻也設計在所需要的區間附近。
由於振盪器在高品質因數下，時域的起振模擬極為耗時，且由於 Hspice 本 身解析度的問題，使得其傅立葉轉換將與正確的輸出頻譜有所偏差，故我們以 (2.12)式為基礎，利用振盪產生時的相位條件來預估輸出頻率。圖 3.7 為不同負 載電容時連同共振腔一起考慮時所相對應的阻抗虛部，振盪頻率產生於此值為零 之時，由圖 3.7 可以看出當負載電容在 8~16pF 的範圍內變化時，振盪頻率將在 622.1~622.8MHz 間變化，在頻率方面的偏差不大。且根據 2.2.4 節的阻抗軌跡圖 分析，我們得知起振後的頻率會與此預估值略有偏差，主要是因為在起振後與剛 開始起振時的虛部阻抗不相同所導致，但頻率的調動範圍大致上仍有相當的準確 度。在種種的考量之下，這種頻率預估方式仍不失一有效率且擁有一定準確度之 方法。
(a)
(b)
圖 3.6 (a)改變負載電容所相對應的負電阻值 (b)參數選定後之負電阻趨勢
圖 3.7 振盪迴路虛部阻抗圖
在實現振盪器的時候，調諧電容的方式通常是透過所謂的可變電容(Varactor) 來對振盪迴路進行相位調整，進而改變諧振頻率以達到壓控目的，在附錄 D 中 將會對一般可在電路中使用的可變電容作介紹。爲了同時兼顧成功起振與適當的 頻率調諧，由圖 3.6 與圖 3.7 中得知負載電容值的適當範圍約在 8~16pF 之間，因 此我們在可變電容的設計上也將以此為基準。就製程提供的 MOS 可變電容來 說，其容值受電晶體寬度(W)與通道長度(L)兩個元件參數所影響，電晶體寬度與 通道長度的乘積(W*L)決定了可變電容的容值調動範圍，使用短通道的電晶體有 較小的電容調動範圍，反之長通道有著較大的電容調動範圍，但另一方面寄生電 阻又與通道長度成正比[16]，故長通道會使得品質因素變差，進而影響到輸出頻 率的穩定度。一般在次微米製程的設計上，為了維持適當的電容比例與品質因 數，通道長度通常設計在Lmin ~ 3Lmin之間[19]，而在選定了所需要的通道長度後，
再依所需要的電容大小，選取適當的電晶體寬度。由於 MOS 可變電容所表現的
圖 3.8 MOS 可變電容電路結構示意圖
電容值與加在其兩端的相關，而當振盪發生時其兩端跨壓會隨著振盪訊號而改 變，所謂大訊號的電容分析方式便針對此現象而發展出來[附錄 C]。
可變電容的電路示意圖如圖 3.8，其中閘極(Gate)端接在輸出端，基底(Body) 部分接地，源極(Source)和汲級(Drain)接在一起並與調諧電壓(Tuning Voltage)連 接，藉由調整調諧電壓來對電容值進行調校，進一步調整輸出頻率。
利用大訊號的分析方式，我們得到了可變電容與調諧電壓的關係。過大的調 動範圍會使得輸出頻率穩定度變差[19]，而由之前的負電阻分析我們得知負載電 容有正常工作的使用範圍，故我們將可變電容設計在 1~6pF 之間，不足的電容值 部份以固定電容實現之。圖 3.9 為利用 Hspice 模擬出的可變電容調諧電壓與輸出 頻率之關係圖，由此圖可看出此振盪器的頻率調諧範圍約在±13ppm 以內。
圖 3.9 調諧電壓與輸出頻率之關係
3.2.3 環境因素變動之模擬環境因素變動之模擬環境因素變動之模擬環境因素變動之模擬
在設計 IC 時，除了合乎要求的規格之外，另外ㄧ項重要的考量便是在環境 因素變動之下 IC 是否能夠保持正常工作的狀態，此項考慮會對設計出的 IC 良率 有著重大的影響。以下我們將針對此要點對設計進行模擬分析。
由於表面聲波元件擁有高品質因數(High Q Factor)，進行完整的時域振盪模 擬為一件極為費時的工作，故此項模擬上我們觀察負電阻以確保成功起振為主。
圖 3.10 為各種環境變因下的負電阻與調諧電壓關係圖。由圖 3.10 可以看出負電 阻在高溫以及 SS Corner 的時候會略為不足，使得起振時間可能拉長甚至無法成 功起振，然而在大部分的環境變因下此電路仍可正常工作。
爲了觀察此電路的正常工作範圍，我們針對圖 3.10 中一般狀況的 TT Corner 和負電阻最為不足的 SS Corner 做時域分析，並對其進行快速傅立葉轉換(FFT)
以觀察其頻譜。圖 3.11 為 TT Corner 狀況下的時域波形與其頻譜，頻譜由於 Hspice 軟體本身快速傅立葉轉換的解析度有所限制，故得到的主頻會有所偏差。圖 3.12 為 SS Corner 下的振盪波形與其頻譜，從圖中可看出此狀況下仍可成功起振，而 主頻的位置亦在預估的合理範圍之內，比較明顯的差別則是在輸出波形的振幅大 小，由於負電阻為能量的另一種形式，故較小的負電阻狀況下輸出波形振幅較小 實屬ㄧ合理現象。
圖 3.10 各種環境變因下的負電阻與調諧電壓關係圖
(a)
(b)
圖 3.11 模擬震盪波形與其頻譜 (a) TT Corner (b) SS Corner
3.2.4 三級與一級三級與一級三級與一級三級與一級電路之比較電路之比較電路之比較電路之比較
根據圖 2.15 的數學解析，單一增益級電路為了達到足夠大的負電阻，在電 導值上有著較為嚴苛的要求，換句話說，也就是設計需要足夠大的電晶體尺寸來 達到起振，而其負電阻的上限也較三級電路來得小。我們根據文獻[17]中所提到 的單級增益電路設計，來與以上的三級電路設計作一簡單的比較，由於文獻[17]
中的振盪電路的負載與此三級電路不同，故此三級串接電路在模擬上負載必須有 所調整，表 3.1 為調整後兩者之比較表格，由比較表中我們可以看出三級電路能 量使用效率明顯高過單級電路，且其負電阻較大，可容許較大的負電阻飄移偏 差，相對地良率高過單級電路。
Topology Single Stage Three-cascaded Stage
Supply Voltage 3V 3V
Power Consumption 85.08mW 25.69mW Current Consumption 28.36mA 8.56mA
Negative Resistance -22ohms -158ohms Spectrum Magnitude -9.52dBm -12.08dBm
Frequency 620.31MHz 620.5MHz Efficiency on Found. 0.131％ 0.241％
表 3.1 單級與三級電路之比較表
(a)
(b)
圖 3.12 單級與三級電路頻譜比較圖 (a) 單級 (b) 三級