第三章 上板掉落測試實驗
3.3 上板掉落測試實驗
(1) (2)
(3) (4)
調整極限開關位置
啟動磁力吸盤吸附掉落台
控制掉落台上升 關閉磁力吸盤使掉落台自由落下
圖3- 11 上板掉落測試機台操作流程
圖3- 12 加速規與應變規安裝位置圖
3.3.2 上板掉落測試機衝擊面材料測試
目前業界普遍使用的掉落測試條件為規範中的 Condition B、Condition G 與 Condition H 三種條件，以改變衝擊面材質調整峰到達規範所要求的峰值加速度與衝 擊時間，表 3-1 為各等級條件所選用的衝擊面材料。本文將以針對業界較常使用的 Condition B 進行探討，以此規範條件為基準進行實驗，並在實驗中擷取各項數值用 以驗證實驗的準確性。
表3- 1 各等級條件衝擊面材料表
條件 材料/厚度(mm)
Condition H 玻璃纖維(FRP) /5 mm
Condition G 電木(BAKELITE-7110) /10 mm
Condition B 尼龍(MC) /10 mm
Condition B 測試條件的掉落高度為 112 cm，衝擊面材料為尼龍，以 JEDEC 未 封裝晶片之標準測試板進行五次掉落測試，表 3-2 為五次掉落測試結果。由結果可 得知採用的掉落測試衝擊面材料具有一定的重現性。其中又以第五次掉落實驗較趨 近於規範數值，圖3-13 為第五次掉落時動態資料擷取系統所擷取的結果，圖中上方 為加速度與時間關係圖，下方為應變與時間關係圖。
表3- 2 Condition B 五次掉落結果 掉落次數 峰值加速度(G)
/與規範誤差百分比
衝擊時間(ms) /與規範誤差百分比
最終速度(cm/s) /與規範誤差百分比
Condition B 1500 0.5 467
第一次掉落
1483 /-1.1 %
0.55 /10 %
461 /-1.3 %
第二次掉落
1572 /4.8 %
0.55 /10 %
462 /-1.1 %
第三次掉落
1513 /0.9 %
0.55 /10 %
462 /-1.1 %
第四次掉落
1492 /-0.5 %
0.55 /10 %
461 /-1.3 %
第五次掉落
1503 /0.2 %
0.55 /10 %
462 /-1.1 % 誤差的定義：(實驗值-規範值)/(規範值)
×
100 %= 誤差值 %Time (ms)
G Micro strai n
Time (ms)
圖3- 13 Condition B 加速度與時間及應變與時間關係圖
3.4 CMOS 晶片模組掉落測試實驗結果
以可攜式電子元件之 CMOS 晶片模組作為研究對象，圖 3-14 所示為未封裝之 CMOS 晶片模組實體圖，並針對 CMOS 晶片模組在上板掉落測試中銲錫接點的失效 情形進行探討，實驗所使用的銲錫接點為無鉛錫球SAC 305 (96.5Sn 3Ag 0.5Cu)，用 以連接與支撐印刷電路板與 CMOS 晶片模組，並作為電訊導通之橋樑。本實驗將 CMOS 晶片模組分別以單顆與十五顆兩種類型封裝於 JEDEC 標準測試板上，其中 單一CMOS 晶片模組測試版的封裝位置在於測試板的正中央，而另一類型之十五顆 CMOS 晶片模組則是佈滿於測試板上的所有接腳位置，如圖 3-15 與 3-16 所示。
掉落測試時針對掉落台的峰值加速度、衝擊時間、測試板長軸方向應變與晶片 動態電阻做資料擷取。峰值加速度與衝擊時間為實驗與規範比對之基礎數值，於掉 落測試實驗擷取最趨近規範之峰值加速度與時間，將代入有限元素軟體 ANSYS 作 為模擬之負載條件，以每十次實驗為單位擷取峰值加速度與衝擊時間資料，並監測 實驗中峰值加速度與衝擊時間是否符合規範條件，如表 3-3 與表 3-4 所示。擷取測 試板長軸方向中心位置應變將作為模擬時數值比對之基礎曲線，以驗證模擬數值與 實驗兩者的相關性與可靠性。掉落測試中將監測晶片模組之動態電阻，藉以判定晶 片的失效與否，並建立資料作為日後模擬預測晶片模組失效相關位置之參考依據。
實驗首先針對單顆CMOS 晶片模片進行 150 次掉落測試，並監測其電阻改變量 用於判定晶片之失效與否，圖3-17 為單顆 CMOS 晶片模組掉落測試次數，圖 3-18 為實驗中電阻歷程，縱軸為動態擷取之電阻峰值，橫軸為掉落測試次數，但於本次 實驗中單顆 CMOS 晶片模組並未產生失效。同樣將對於十五顆 CMOS 晶片模組做 120 次掉落測試，圖 3-19 則為十五顆 CMOS 晶片模組掉落測試失效次數與結位置，
圖3-20 為實驗中失效晶片模組電阻歷程。
由圖3-19 可得知，在第 60 次掉落測試時，位於左下角之 U1 晶片構裝體首先 失效，其次於第111 次掉落測試時，測試板中央之 U8 與 U13 晶片接連失效。由實 驗結果可得，第一顆晶片失效位置不一定發生在測試板長軸中心位置，但因為實驗 所產生最大應變為測試板中心，其後中心位置晶片U8 與 U13 接連失效，故以應變 與此點晶片失效推斷其為應力最大點，其後模擬時銲錫接點皆以此點作為討論對象。
表3- 3 單顆晶片模組掉落測試實驗結果
掉落次數(Drop Cycle) 峰值加速度(G) 衝擊時間(ms)
第1 次掉落 1562 0.55
第11 次掉落 1502 0.55
第21 次掉落 1521 0.55
第31 次掉落 1486 0.55
第41 次掉落 1509 0.55
第51 次掉落 1449 0.55
第61 次掉落 1482 0.55
第71 次掉落 1538 0.55
第81 次掉落 1455 0.55
第91 次掉落 1481 0.55
第101 次掉落 1460 0.55
第111 次掉落 1499 0.55
第121 次掉落 1528 0.55
第131 次掉落 1531 0.55
表3- 4 十五顆晶片模組掉落測試實驗結果
掉落次數(Drop Cycle) 峰值加速度(G) 衝擊時間(ms)
第1 次掉落 1487 0.55
第11 次掉落 1433 0.55
第21 次掉落 1461 0.55
第31 次掉落 1438 0.55
第41 次掉落 1432 0.55
第51 次掉落 1456 0.55
第61 次掉落 1524 0.55
第71 次掉落 1531 0.55
第81 次掉落 1514 0.55
第91 次掉落 1502 0.55
第101 次掉落 1552 0.55
第111 次掉落 1523 0.55
第120 次掉落 1508 0.55
圖3- 14 未封裝之鏡頭晶片模組實體圖 (左：晶片正面 右：晶片背面)
圖3- 15 單顆鏡頭晶片模組 JEDEC 測試板
150
U8圖3- 17 單顆 CMOS 晶片模組掉落測試次數
0 30 60 90 120
Drop Test Cycle
150 0
10 20 30 40
Resi st a n ce( )
圖3- 18 單顆 CMOS 晶片模組掉落測試電阻峰值歷程
111
U8 U9 U10 U7
U6
U13 U14 U15 U12
U11
U3 111
60
U1 U2 U4 U5
圖3- 19 十五顆 CMOS 晶片模組掉落測試失效次數與位置
0 30 60 90
Drop Test Cycle
120 0
400 800 1200 1600 2000
Resi st a n ce( )
Chip Number Chip 1 Chip 8 Chip 13
圖3- 20 十五顆 CMOS 晶片模組失效晶片電阻歷程